特許
J-GLOBAL ID：200903096945957045
高周波マルチチップモジュール及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-201163
公開番号（公開出願番号）：特開平11-045976
出願日： 1997年07月28日
公開日（公表日）： 1999年02月16日
要約：
【要約】【課題】絶縁膜の平坦性を改善し、薄膜容量を搭載できる高周波マルチチップモジュールの構成および製造法を提供する。【解決手段】半導体チップを樹脂層により封じ込めて固定し、その樹脂層の上部に1層あるいは多層の配線層を設け、その配線層の上部に薄膜キャパシタを設ける。薄膜キャパシタは上部電極層と誘電体層と下部電極層の3層構造を有し、誘電体層のパタンを上部電極層のパタンの内側に形成し、下部電極層のパタンを誘電体層のパタンの内側に形成し、上部電極層,誘電体層,下部電極層の順で面積を小さくし、薄膜キャパシタの上記下部電極とその下方にある上記配線層とをバイアホールにより電気的に接続する。
請求項（抜粋）：
複数の半導体チップと複数の薄膜キャパシタおよび薄膜インダクタを含む受動素子と下面に形成した接続電極を有し、上記半導体チップの主面を上方に向けた(フェイスアップ型)構造の高周波マルチチップモジュールにおいて、上記半導体チップを樹脂層により封じ込めて固定し、上記樹脂層の上部に金属膜からなる配線層を1層以上設け、上記配線層の上部に上記薄膜キャパシタを設け、上記薄膜キャパシタは上部電極層と誘電体層と下部電極層の3層構造を有し、上記誘電体層のパタンを上記上部電極層のパタンの内側に形成し、上記下部電極層のパタンを上記誘電体層のパタンの内側に形成し、上部電極層,誘電体層,下部電極層の順で面積を小さくし、上記薄膜キャパシタの上記下部電極とその下方にある上記配線層とをバイアホールにより電気的に接続したことを特徴とする高周波マルチチップモジュール。
IPC (2件)：
H01L 27/01 301
, H01L 25/00
H01L 27/01 301
, H01L 25/00 B
