特許
J-GLOBAL ID：200903096981035960
半導体記憶装置およびその使用方法
発明者：
出願人/特許権者：
代理人 (1件)：
則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平7-144329
公開番号（公開出願番号）：特開平8-339681
出願日： 1995年06月12日
公開日（公表日）： 1996年12月24日
要約：
【要約】【構成】 本発明の半導体記憶装置は、複数のメモリセルMC及びセンスアンプ11、14が接続されたビット線対BL、/BL及びこのビット線対にそれぞれ容量結合された2本のダミーワード線DWLを有する半導体記憶装置において、センスアンプ11、14がセンス動作を開始する以前にダミーワード線DWLの1本を第1のレベルに駆動させ、センスアンプがセンス動作を開始した以後にダミーワード線DWLの残りの1本を第1のレベルに駆動させ、センスアンプ11、14がセンス動作を終了したときに2本のダミーワード線DWLを第2のレベルに駆動させることを特徴とする【効果】 本発明を用いることにより、読み出しのアンバランスを補償しつつ、高速化に好適で、低電圧動作にも適し、ポーズタイム、リフレッシュタイム等の各種特性の劣化を招かない半導体記憶装置を提供することができる。
請求項（抜粋）：
第1のビット線と第2のビット線とから構成されるビット線対と、前記第1及び第2のビット線にそれぞれ接続され、複数のワード線のいずれか一つにより選択される複数のメモリセルと、前記第1及び第2のビット線を所定電位にイコライズするイコライズ回路と、前記第1のビット線にドレインが接続され前記第2のビット線にゲートが接続された第1のMOSトランジスタと、前記第2のビット線にドレインが接続され前記第1のビット線にゲートが接続された第2のMOSトランジスタと、前記第1のビット線と容量結合された第1のダミーワード線と、前記第2のビット線と容量結合された第2のダミーワード線と、前記複数のワード線のうちいずれか一つを選択するデコード回路と、動作時には前記第1のMOSトランジスタ及び前記第2のMOSトランジスタのソースを共に第1の所定レベルに駆動する第1の駆動動作と前記動作が終了すると前記ソースを第2の所定レベルに駆動する第2の駆動動作とを行うセンスアンプ駆動回路と、前記第1のビット線に接続されたメモリセルを読み出す際には前記第1の駆動動作以前に前記第1のダミーワード線のレベルを第1の方向に変化させ、前記第1の駆動動作以後前記第2の駆動動作より前に前記第2のダミーワード線のレベルを前記第1の方向に変化させ、前記第2の駆動動作と同時もしくは相前後して前記第1及び前記第2のダミーワード線のレベルを前記第1の方向と反対の第2の方向に変化させるダミーワード線駆動回路とから構成されることを特徴とする半導体記憶装置。
引用特許：
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