特許
J-GLOBAL ID：200903096993262326
クロック抽出回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-327552
公開番号（公開出願番号）：特開平6-069914
出願日： 1991年12月11日
公開日（公表日）： 1994年03月11日
要約：
【要約】【目的】受信データの伝送速度の周波数に同期した同期クロックを無調整で且つ速い引込み時間で生成することにある。【構成】受信データRxD(あるいはa)に基づき同期パルス生成回路3で同期パルスf,g,hを作成する一方、レベル検出回路4でレベル信号kを生成する。この同期パルスhとレベル信号kにより、デリミタ検出回路5はハイレベル信号mとローレベル信号lを作成し、またこのローレベル信号lによりデリミタ部同期パルス生成回路6は同期パルス信号pを作成する。これにより、セレクタ回路7はハイ・ローレベル信号m,lにより、同期パルスfと同期パルスpのマスキングおよび合成を行い、受信データRxDから同期クロックRxCCを抽出して出力する。
請求項（抜粋）：
入力端子から供給された受信データより受信クロックを抽出するクロック抽出回路において、マンチェスタ符号化されたプリアンブル信号部とユーザーデータの始まりを示すスタートデリミッタ部とマンチェスタ符号化されたユーザーデータ部およびユーザーデータの終りを示すエンドデリミタ部とを含む受信データのうち前記プリアンブル信号部および前記ユーザーデータ部から同期パルスを生成するための同期パルス生成回路と、前記受信データの1ビット時間のうちビット後半の信号レベルを検出するレベル検出回路と、前記スタートデリミタ部およびエンドデリミタ部を検出し且つその有無をハイレベル又はローレベルの信号として生成するデリミタ検出回路と、前記スタートデリミタ部及びエンドデリミタ部のときに同期パルスを生成するためのデリミタ部パルス生成回路と、前記同期パルス生成回路の出力同期パルスおよび前記デリミタ部パルス生成回路の出力パルス信号の合成を行いその出力を出力端子に供給するセレクタ回路とを有することを特徴とするクロック抽出回路。
IPC (3件)：
H04L 7/10
, H03M 5/12
, H04L 7/027
