特許
J-GLOBAL ID：200903096994433450
半導体集積回路装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平11-154860
公開番号（公開出願番号）：特開2000-349154
出願日： 1999年06月02日
公開日（公表日）： 2000年12月15日
要約：
【要約】【課題】 MOSFETのゲート破壊を防止しつつ、低消費電力及び高速化と高集積化を実現した半導体集積回路装置を提供する。【解決手段】 MOSFETで構成される論理集積回路において、配置配線設計後ゲートに接続される配線長等を計算し、その値がゲート耐圧許容電荷量を超えた場合にゲート保護ダイオードを接続する。論理ブロックを配置後、ブロック間配線に注目して論理ブロック間を接続する入力にはゲート保護保謹ダイオード付きセルを用いる。
請求項（抜粋）：
論理回路を構成するMOSFETの複数からなるセルと、上記MOSFET又はセル対応して設けられ、pn接合からなるダイオードセルとを含み、回路機能に応じた配線設計により上記セルを相互に接続し、必要な電圧供給線を形成して所望の論理回路を構成する半導体集積回路装置であって、上記配線設計の情報に基づいて、その製造工程においてかかる配線に蓄積される電荷によりMOSFETのゲート耐圧をオーバーする箇所を選別し、選別された箇所には前記ダイオードセルを接続してなることを特徴とする半導体集積回路装置。
Fターム (12件)：
5F064AA03
, 5F064AA04
, 5F064BB05
, 5F064BB07
, 5F064BB35
, 5F064CC12
, 5F064CC21
, 5F064EE08
, 5F064EE09
, 5F064EE23
, 5F064EE25
, 5F064EE52
