特許
J-GLOBAL ID：200903097012208544
中央部からの引き出しレイアウト構造を有する半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-338262
公開番号（公開出願番号）：特開2001-156184
出願日： 1999年11月29日
公開日（公表日）： 2001年06月08日
要約：
【要約】 (修正有)【課題】 従来、I/Oブロックにおいて連続したアレイ構造のために途中からリード用配線を引き出すのは困難であったが、本発明では、多層配線を用いることにより、中央部からの引き出しレイアウト構造を可能とした。【解決手段】 引き出し配線12、13をI/Oブロックのほぼ中央の位置12a、13aから引き出すものとし、センスアンプに、それぞれ接続している。また、P-chトランスファ7、8および、その出力配線10、11付近は、マスクレイアウト的に、一般信号線や電源・接地配線などが多数配置されているので、多層配線を用いることにより、レイアウト的に重要な配線である12、13を、他の配線とは別層とし、中央部からの引き出しを実現している。
請求項（抜粋）：
1つのI/Oブロックに複数本のDigit線対からなる構造を持ち、このDigit線対構造が、それぞれ、Readスイッチ用のP-chトランスファに接続され、しかも、このP-chトランスファがメモリセル部の周辺部にレイアウトされており、上記I/Oブロック内において、Digit線対と同様に、連続したアレイ構造を持ち、さらに、複数のTrue側およびBar側のP-chトランスファの複数の出力配線は、それぞれ、1本の配線にまとめられ、その先のセンスアンプに接続される構造を持つSRAMを用いた半導体装置において、上記の1本にまとめられたTrue側および、Bar側の配線からセンスアンプに接続される配線がI/Oブロックの、ほぼ中央部から引き出されるレイアウト構造を持つことを特徴とする半導体装置。
IPC (3件)：
H01L 21/8244
, H01L 27/11
, G11C 11/41
H01L 27/10 381
, G11C 11/34 345
5B015JJ24
, 5B015KB09
, 5B015PP03
, 5F083BS00
, 5F083GA01
, 5F083KA05
, 5F083LA03
, 5F083LA10
