特許
J-GLOBAL ID：200903097036001878
半導体メモリ回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-143879
公開番号（公開出願番号）：特開平5-342855
出願日： 1992年06月04日
公開日（公表日）： 1993年12月24日
要約：
【要約】【目的】切換え制御を複雑化することなくチップ面積を小さくする。【構成】データ信号線を1組(IO1,IO2)とする。このデータ信号線(IO1,IO2)に対して1組の書込み回路5,読出し回路6,切換回路7を設ける。列デコーダ4を、メモリセルアレイ1a,1bの複数対のディジット線DLのうちの1対を選択する回路とする。
請求項（抜粋）：
行方向,列方向に配列された複数のメモリセル、選択レベルのときこれら複数のメモリセルを各行ごとに選択状態とする複数のワード線、及び前記複数のメモリセルの各列ごとに設けられこれら各列の選択状態のメモリセルのデータを伝達する複数のディジット線をそれぞれ備え前記ディジット線を介して選択状態の前記メモリセルへのデータの書込みこのメモリセルからのデータの読出しを行う複数のメモリセルアレイと、これら複数のメモリセルアレイの各ディジット線に対応して設けられ対応するディジット線のデータを増幅する複数のセンス増幅器と、前記各メモリセルアレイへの書込み用のデータ及びこれらメモリセルからの読出し用のデータを伝達するためのデータ信号線と、前記複数のメモリセルアレイの複数のディジット線のうちの1つを選択して前記データ信号線と接続する列選択回路と、外部からの前記書込み用のデータを前記データ信号線へ供給するための書込み回路と、前記データ信号線からの読出し用のデータを外部へ出力するための読出し回路と、前記書込み用のデータを前記書込み回路から前記データ信号線へ、前記読出し用のデータを前記データ信号線から前記読出し回路へ供給制御する切換回路とを有することを特徴とする半導体メモリ回路。
IPC (2件)：
G11C 11/401
, G11C 11/413
G11C 11/34 362 B
, G11C 11/34 301 A
