特許

J-GLOBAL ID：200903097038193880

半導体装置

発明者： 緒方 完
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2003-066122
公開番号（公開出願番号）：特開2004-273972
出願日： 2003年03月12日
公開日（公表日）： 2004年09月30日
要約：

【課題】リーク電流の発生が抑制される半導体装置を提供する。【解決手段】半導体基板1の表面に形成されたゲート電極部12a,12bを覆うように層間絶縁膜15が形成されている。その層間絶縁膜15にゲート電極12aの上面とコバルトシリサイド膜11bの表面との双方を露出するシェアードコンタクトホール15aが形成されている。その側面上にはサイドウォール窒化膜17aが形成されている。シェアードコンタクトホール15aの底に位置するサイドウォール絶縁膜7aの下部の表面上には、そのサイドウォール絶縁膜7aの下方に位置する半導体基板1の領域の部分の表面を覆うサイドウォール窒化膜17cが形成されている。シェアードコンタクトホール15a内にはバリアメタル層19aおよびプラグ20aが形成されている。【選択図】 図3

請求項（抜粋）：

ゲートとドレインが交差接続された1対のドライバトランジスタと、 前記ドライバトランジスタのそれぞれのドレインにソースが接続された1対のアクセストランジスタと、 前記ドライバトランジスタのそれぞれのドレインにドレインが接続され、前記ドライバトランジスタのそれぞれのゲートにゲートが接続された1対の負荷トランジスタと を含むスタティックメモリセルを有する半導体装置であって、 半導体基板の主表面に形成された素子形成領域を横切るように、互いに間隔を隔てて形成された一のゲート電極部および他のゲート電極部と、 前記一のゲート電極部と前記他のゲート電極部とによって挟まれた前記素子形成領域の部分に形成された所定導電型の一の不純物領域と、 前記一のゲート電極部に対して、前記他のゲート電極部が位置する側とは反対側に位置する前記素子形成領域の部分に形成された前記所定導電型の他の不純物領域と、 前記一のゲート電極部および前記他のゲート電極部を覆うように前記半導体基板上に形成された層間絶縁膜と、 前記層間絶縁膜に形成され、前記他のゲート電極部の上面から前記一の不純物領域の表面を連続的に露出する一の開口部と、 前記他のゲート電極部の側面上に形成された第1ゲート側壁絶縁膜と、 前記一の開口部の側面上に形成された一の開口側壁絶縁膜と、 前記第1ゲート側壁絶縁膜の表面上に形成され、前記第1ゲート側壁絶縁膜の下方に位置する前記半導体基板の領域の部分の表面を覆う第2ゲート側壁絶縁膜と、 前記一の開口部を埋めるように形成され、前記一の不純物領域と前記他のゲート電極部とを電気的に接続する一の導電体部と を備え、 前記1対の負荷トランジスタのうちの一方の負荷トランジスタは、前記一のゲート電極部、前記一の不純物領域および前記他の不純物領域を含んで構成され、 前記1対の負荷トランジスタのうちの他方の負荷トランジスタのゲートとなる前記他のゲート電極部と前記一方の負荷トランジスタの前記一の不純物領域とが、前記一の導電体部を介して電気的に接続された、半導体装置。

IPC (3件)：

H01L21/8244 ,  H01L21/768 ,  H01L27/11

FI (2件)：

H01L27/10 381 ,  H01L21/90 C

Fターム (29件)：

5F033HH04 ,  5F033HH25 ,  5F033KK01 ,  5F033MM07 ,  5F033NN07 ,  5F033NN12 ,  5F033NN39 ,  5F033QQ09 ,  5F033QQ16 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ70 ,  5F033QQ73 ,  5F033RR04 ,  5F033RR06 ,  5F033TT07 ,  5F033TT08 ,  5F033VV16 ,  5F083BS15 ,  5F083BS23 ,  5F083BS27 ,  5F083BS48 ,  5F083GA06 ,  5F083JA32 ,  5F083JA35 ,  5F083JA53 ,  5F083MA05 ,  5F083MA06 ,  5F083MA19