特許
J-GLOBAL ID：200903097054152700
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-099203
公開番号（公開出願番号）：特開平8-293557
出願日： 1995年04月25日
公開日（公表日）： 1996年11月05日
要約：
【要約】 (修正有)【構成】P型Si基板11表面にイオン打込法でP型ウエル12とn型ウエル13を形成した後、基板表面の酸化膜を除去しCVD法によりn型の薄膜高濃度エピタキシャル層14を形成し、続いて不純物を加えない薄膜エピタキシャル層15を形成する。次にレジストをマスクとしP型ウエル上の薄膜エピタキシャル層15をドライエッチング法で除去し、LOCOS法で素子分離用酸化膜16を形成する。次にCVD法によりゲート酸化膜17,P型ゲート電極18,n型拡散層19及びP型拡散層20を形成して、埋込チャネル型のnチャネルP型ゲートMOSFETと、表面チャネル型のPチャネルP型ゲートMOSFETが形成された。【効果】n型エピタキシャル層14は下層への不純物拡散を抑制し、パンチスルー防止層として働くため、ゲート長が0.1μm程度になってもパンチスルーのない高性能の電気特性をもつCMOSFETが得られた。
請求項（抜粋）：
第一の導電型の不純物を有する第一の領域の半導体基板表面に、第一の導電型とは反対導電型の不純物を有する第一の薄膜半導体層を有し、第二の領域では、第一の導電型とは反対導電型の不純物を有する半導体基板表面に、前記第一の薄膜半導体層と、さらにその上に積層された第二の薄膜半導体層を有することを特徴とする半導体装置。
IPC (3件)：
H01L 21/8238
, H01L 27/092
, H01L 29/78
H01L 27/08 321 C
, H01L 29/78 301 H
