特許
J-GLOBAL ID：200903097074989500
MOS FETの製造方法と構造
発明者：
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-214556
公開番号（公開出願番号）：特開平6-177154
出願日： 1993年08月30日
公開日（公表日）： 1994年06月24日
要約：
【要約】【目的】 MOS FETの製造工程を簡略化する。【構成】 ドーピングされたシリコン層39を形成する。このシリコン層にトランジスタ領域をパターニングとエッチングによりつくり、シリコンメサを形成する。シリコンメサ上にゲート酸化膜34を形成する。ゲート酸化膜の上に多結晶シリコン層をデポジットし、フォトレジストを用いたパターニングとエッチングによりゲート38を形成する。ゲート38とゲート酸化膜34との上にTEOS層をデポジットして部分的なエッチングを行って、ゲート38とシリコンメサ39の側面に側壁40を形成する。ゲート38と、側壁スペーサ40と、ゲート酸化膜34と、シリコンメサ39との上に金属層44をデポジットして、アニーリングを行って金属シリサイドを形成する。金属層のうち反応しなかった部分を除去して、ゲートシリサイド部分46とソース/ドレーンのシリサイド部分48とを残す。
請求項（抜粋）：
ドーピングされたシリコン層の上にゲート酸化膜層を形成するステップと、フォトレジスト層を用いて、ドーピングされた多結晶シリコンゲートをパターニングするステップと、前記多結晶シリコンゲートとゲート酸化膜の露出部分との上に、等質の酸化膜層を等方性デポジットするステップと、前記等質酸化膜層の一部と前記ゲート酸化膜の露出部分とを異方性エッチングにより除去して、前記多結晶シリコンゲートの側面に側壁スペーサを形成するステップと、前記多結晶シリコンゲートと、前記側壁スペーサと、前記シリコン層との残っている部分の上に金属層をデポジットするステップと、前記ウエハをアニーリングし、前記金属層と前記シリコン層とを反応させて金属シリサイドを形成するステップと、前記金属層のうち反応しなかった部分をすべて除去して、前記多結晶シリコンゲートの上に形成されたシリサイド部分と、前記ドーピングされたシリコン層内のソース/ドレーン領域内に形成され、チャネル領域と直接接触しているシリサイド部分とを残すステップと、を含むことを特徴とする、MOS FETの製造方法。
IPC (2件)：
H01L 21/336
, H01L 29/784
H01L 29/78 311 P
, H01L 29/78 311 G
