特許
J-GLOBAL ID：200903097088535137
CMOS集積回路の故障診断装置及び診断方法
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平8-021825
公開番号（公開出願番号）：特開平9-197014
出願日： 1996年01月12日
公開日（公表日）： 1997年07月31日
要約：
【要約】【課題】Iddq不良が認められるCMOS集積回路の故障箇所を推定する故障診断装置の提供。【解決手段】テストパターンを格納するテストパターン格納ユニットと、テストパターンを使用しDUTの機能試験及びIddq試験を行なうLSIテスタと、テストパターンを印加したときの回路の内部動作をシミュレーションする論理シミュレータと、LSIテスタによるテスト結果とシミュレーション結果から、回路内部のある信号線に着目し、Iddqが異常を示すパターンを印加したときのシミュレーション結果、及びIddqが異常を示さない時のパターンを印加したときのシミュレーション結果から、“0”、“1”の値の個数を計算し、配線の対電源線短絡故障、対グランド線短絡故障を推定する。
請求項（抜粋）：
機能試験では異常が検出されずIddq試験においてテスパターン中のある特定のパターンのみについてIddq異常となるCMOS集積回路に対して、機能試験結果、Iddq試験結果を利用して行なうCMOS集積回路の故障診断装置において、前記CMOS集積回路の機能試験を行なうための回路への入出力信号を記述したテストパターンを格納するテストパターン格納手段と、前記テストパターンを受け被試験回路である前記CMOS集積回路の機能試験及びIddq試験を行なうLSIテスタと、前記機能試験及びIddq試験結果を格納するテスト結果格納手段と、前記被試験回路の素子配置情報、素子機能情報、素子及び端子間の配線接続情報を記録した回路データを格納する回路データ格納手段と、前記テストパターンと前記回路データを入力し、前記テストパターンが前記被試験デバイスに印加された際の前記被試験回路の回路内部の動作を論理的にシミュレーションする論理シミュレータと、前記回路内部のシミュレーション結果を格納するシミュレーション結果格納手段と、前記機能試験結果、前記Iddq試験結果、及び前記シミュレーション結果から、Iddq試験において異常が検出されないパターンを印加した時刻点における回路内部の信号値のシミュレーション結果の“0”、“1”の個数と、Iddq試験において異常が検出されたパターンを印加した時刻点における回路内部の信号値のシミュレーション結果の“0”、“1”の個数と、に基づき、前記被試験回路における短絡故障の位置を推定する故障箇所判定手段と、を備えたことを特徴とするCMOS集積回路の故障診断装置。
FI (2件)：
G01R 31/28 F
, G01R 31/28 P
