特許

J-GLOBAL ID：200903097090559540

半導体記憶装置

発明者： 越阪部 利明
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願2000-219958
公開番号（公開出願番号）：特開2002-042487
出願日： 2000年07月21日
公開日（公表日）： 2002年02月08日
要約：

【要約】【課題】 組み立て後での合理的な被救済ビットの隣接ビットの不良を可能にした半導体記憶装置を提供する。【解決手段】 メモリ回路の欠陥ワード線又は欠陥ビット線を含む複数のワード線又は複数のビット線の単位で冗長ワード線又は冗長ビット線に切り替えるようにした第1欠陥救済回路に加えて、上記複数のワード線又は複数のビット線に物理的に隣接して配置された第1ワード線又は第1ビット線の選択信号を、変更信号により上記複数のワード線又はビット線のうち上記第1ワード線又は第1ビット線とは物理的に隣接しないいずれか1つのワード線又はビット線に伝えるようにする第2欠陥救済回路を設ける。

請求項（抜粋）：

ワード線とビット線及びメモリセルを備えたメモリ回路と、上記メモリ回路の欠陥ワード線又は欠陥ビット線を含む複数のワード線又は複数のビット線の単位で冗長ワード線又は冗長ビット線に切り替える第1欠陥救済回路と、上記複数のワード線又は複数のビット線に物理的に隣接して配置された第1ワード線又は第1ビット線の選択信号を、変更信号により上記複数のワード線又はビット線のうち上記第1ワード線又は第1ビット線とは物理的に隣接しないいずれか1つのワード線又はビット線に伝える第2欠陥救済回路とを備えてなることを特徴とする半導体記憶装置。

IPC (2件)：

G11C 29/00 603 ,  G06F 12/16 310

FI (2件)：

G11C 29/00 603 Z ,  G06F 12/16 310 P

Fターム (9件)：

5B018GA03 ,  5B018JA30 ,  5B018KA30 ,  5B018NA02 ,  5B018QA13 ,  5L106AA01 ,  5L106CC01 ,  5L106CC11 ,  5L106CC17