特許
J-GLOBAL ID：200903097091590980
液晶デイスプレイの表示回路
発明者：
出願人/特許権者：
代理人 (1件)：
小沢 信助
公報種別：公開公報
出願番号（国際出願番号）：特願平3-246215
公開番号（公開出願番号）：特開平5-080719
出願日： 1991年09月25日
公開日（公表日）： 1993年04月02日
要約：
【要約】【目的】 メモリ・チップの削減を行い全体としてメモリ数を大幅に削減して回路全体を小規模化し、実装及び消費電力を大幅に改善する。【構成】 奇数/偶数列表示デ-タ夫々の系統につき独立にダブル・バッファ・メモリ構成のフレ-ム・メモリ(10a/10b及び10c/10d)を設け、その各前段にライト用のデ-タ・バッファを介して奇数/偶数列表示デ-タ毎にルックアップ・テ-ブル・メモリ(20a及び20b)を配置し、前記フレ-ム・メモリの各後段にリ-ド用のデ-タ・バッファを介して1個のセレクタ(40)を配置する。
請求項（抜粋）：
一方がデ-タ書込動作中は他方が読出動作のみを行うダブル・バッファ・メモリ構成から成るフレ-ム・メモリを奇数列表示デ-タ側と偶数列表示デ-タ側に独立配置し,前記フレ-ム・メモリに格納したデ-タの読出デ-タを入力してテ-ブル内容に従って変換して出力するルックアップ・テ-ブル・メモリを用いて液晶ディスプレイを表示動作させる液晶ディスプレイの表示回路において、前記奇数列表示デ-タと前記偶数列表示デ-タにつき夫々の系統につき独立配置したダブル・バッファ・メモリ構成のフレ-ム・メモリ(10a/10b及び10c/10d)の、その各前段にライト用のデ-タ・バッファ(30a2 〜30d2 )を介して前記奇数列表示デ-タ及び前記偶数列表示デ-タの系列毎にルックアップ・テ-ブル・メモリ(20a及び20b)を配置し、前記フレ-ム・メモリの各後段にリ-ド用のデ-タ・バッファ(30a1 〜30d1 )を介して1個のセレクタ(40)を配置した構成とし、前記ダブル・バッファ・メモリ構成の奇数列表示デ-タ系列に2つ偶数列表示デ-タの系列に2つを配置した前記フレ-ム・メモリの更に各個毎につき2つのメモリ(A,B)で構成し、前記各デ-タ・バッファをバッファ制御回路により制御して前記フレ-ム・メモリの各個のデ-タのリ-ド/ライトを行い、前記セレクタで前記フレ-ム・メモリの格納デ-タリ-ド時における前記フレ-ム・メモリの2つのメモリ(A,B)から同時に読み出される格納デ-タの内の一方を選択して出力するようにしたことを特徴とする液晶ディスプレイの表示回路。
IPC (4件)：
G09G 3/36
, G09G 5/00
, G09G 5/06
, G09G 5/36
