特許
J-GLOBAL ID：200903097108536445
アクティブマトリクス基板
発明者：
出願人/特許権者：
代理人 (1件)：
井上 一 (外2名)
公報種別：再公表公報
出願番号（国際出願番号）：JP1996002858
公開番号（公開出願番号）：WO1997-013177
出願日： 1996年10月02日
公開日（公表日）： 1997年04月10日
要約：
【要約】逆スタガ構造のアモルファスシリコン薄膜トランジスタの製造工程を削減できる新規な製造方法と、その製造方法を用いて作成した静電保護手段を具備するアクティブマトリクス基板ならびにその基板を用いた液晶表示装置である。薄膜トランジスタの製造工程において、コンタクトホールと外部端子を接続するための開口部とを同時に形成すると共に、ITO膜を配線として使用する。静電保護手段は、外部端子を接続するための電極(パッド)と共通電位線との間に接続された、MOSトランジスタを用いて構成された双方向のダイオード(静電保護素子)からなる。静電保護素子は実質的にトランジスタであり、電流容量が大きく、また、画素部のTFT形成工程をそのまま使用して、工程を複雑化させることなく形成可能である。
請求項（抜粋）：
下記(A)〜(H)の製造工程を含む、薄膜素子の製造方法。 (A)基板上に、ゲート電極層およびこのゲート電極層と同一の材料からなるゲート電極材料層を形成する工程。 (B)前記ゲート電極層およびゲート電極材料層上にゲート絶縁膜を形成する工程。 (C)前記ゲート絶縁膜上に、前記ゲート電極層と平面的に重なりを有する形態でチャネル層およびオーミックコンタクト層を形成する工程。 (D)前記オーミックコンタクト層に接続された、ソース電極層およびドレイン電極層を形成する工程。 (E)前記ソース電極層とドレイン電極層との間に介在している前記オーミックコンタクト層をエッチングにより除去する工程。 (F)前記ソース電極層,ドレイン電極層ならびに前記ゲート電極材料層を覆うように保護膜を形成する工程。 (G)前記ゲート電極層または前記ゲート電極材料層上に存在する前記ゲート絶縁膜および前記保護膜の重ね膜の一部を選択的にエッチングして、前記ゲート電極層またはゲート電極材料層の表面の一部が露出するような第1の開口部を形成すると共に、前記ソース電極層またはドレイン電極層上の前記保護膜の一部を選択的にエッチングして前記ソース電極層またはドレイン電極層の表面の一部が露出するような第2の開口部を形成する工程。 (H)前記第1の開口部または第2の開口部を経由して導電性材料層を、前記ゲート電極層,ゲート電極材料層,前記ソース電極層,ドレイン電極層の少なくとも一つに接続する工程。
IPC (3件)：
G02F 1/136
, G02F 1/1345
, H01L 29/78
