特許
J-GLOBAL ID：200903097150621517
ディジタルPLL装置
発明者：
出願人/特許権者：
代理人 (1件)：
小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-253310
公開番号（公開出願番号）：特開平6-104741
出願日： 1992年09月22日
公開日（公表日）： 1994年04月15日
要約：
【要約】【構成】 入力信号のエッジをマスタクロック単位で検出して得られたエッジ検出信号EDがシフトレジスタ51に供給され、このシフトレジスタ51からの出力がウィンドウ回路52を介してラッチ回路53に送られ、デコーダ54により上記入力エッジの有無とそのエッジ位置が検出される。マスタクロック内でのエッジの位置を示すエッジ位置信号EPがシフトレジスタ56に供給され、このシフトレジスタ56からの出力は、セレクタ57で上記エッジ検出信号により選択されて、ラッチ回路53に取り込まれる。この選択された出力と、デコーダ54からの出力とを合成した出力から、位相差が0(基準位相)のエッジ位置に相当する値を減算器55で減算することにより、入力エッジの位相誤差を求める。【効果】 マスタクロック周期よりも短い時間単位の精度の高い位相誤差信号が得られる。
請求項（抜粋）：
入力信号のエッジをマスタクロック単位で検出して得られたエッジ検出信号と、マスタクロック内での入力エッジの位置を示すエッジ位置信号とが供給されるディジタルPLL装置であって、上記エッジ検出信号が入力される第1のシフトレジスタと、この第1のシフトレジスタからの出力を再生クロックの1周期相当のビット数分に制限するウィンドウ回路と、このウィンドウ回路を通過した分を取り込む第1のラッチ回路と、この第1のラッチ回路に取り込まれた値から上記入力エッジの有無とそのビット位置を検出するエッジのビット位置検出手段と、上記エッジ位置信号が入力される第2のシフトレジスタと、この第2のシフトレジスタからの出力を上記エッジ検出信号により選択するセレクタと、このセレクタからの出力を取り込む第2のラッチ回路と、上記エッジのビット位置検出手段からの出力と上記第2のラッチ回路からの出力とを合成した出力から、位相誤差が0のエッジの位置に相当する値を減算することで、入力エッジの位相誤差を求める手段とを有して成ることを特徴とするディジタルPLL装置。
IPC (4件)：
H03L 7/06
, H03L 7/095
, H04L 7/033
, G11B 20/14 351
H03L 7/06 B
, H03L 7/08 B
, H04L 7/02 B
