特許

J-GLOBAL ID：200903097157154370

半導体集積回路装置およびその製造方法

発明者： 芦原 洋司 ,  齋藤 達之
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-248676
公開番号（公開出願番号）：特開2002-064138
出願日： 2000年08月18日
公開日（公表日）： 2002年02月28日
要約：

【要約】【課題】 エレクトロマイグレーション耐性を向上させ、配線とプラグとの間の良好なコンタクトを図ることができる技術を提供する。【解決手段】 第1層配線M1および第2層配線間M2に形成されるプラグP2を、第1層配線上の層間絶縁膜TH2をエッチングすることにより第1層配線M1の表面を露出させ、露出した第1層配線M1の表面をさらにエッチング(オーバーエッチング)することによりその底部が前記第1層配線M1の表面より深い位置に達するコンタクトホールC2を形成し、このコンタクトホールC2内にタングステン膜を埋め込むことによりプラグP2を形成する。この結果、第1層配線M1とプラグP2との接触面積を増加させることができ、接触部における平均電流密度を低下させることができるためエレクトロマイグレーション耐性を向上させ、配線とプラグとの間の良好なコンタクトを図ることができる。

請求項（抜粋）：

(a)半導体基板上に第1の配線を形成する工程と、(b)前記第1の配線上に層間絶縁膜を形成する工程と、(c)前記層間絶縁膜をエッチングすることにより前記第1の配線の表面を露出させる工程と、(d)露出した前記第1の配線の表面をさらにエッチングすることにより、その底部が前記第1の配線の表面より深い位置に達するコンタクトホールを形成する工程と、(e)前記コンタクトホール内に導電性膜を埋め込むことによりプラグを形成する工程と、(f)前記プラグ上に第2の配線を形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/3205

FI (2件)：

H01L 21/90 B ,  H01L 21/88 M

Fターム (33件)：

5F033HH11 ,  5F033HH33 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK01 ,  5F033KK11 ,  5F033KK33 ,  5F033LL09 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033NN13 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ16 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033TT02 ,  5F033XX05 ,  5F033XX09 ,  5F033XX13 ,  5F033XX15