特許

J-GLOBAL ID：200903097182681171

半導体記憶装置

発明者： 永田 恭一 ,  中岡 裕司
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平8-010527
公開番号（公開出願番号）：特開平9-205182
出願日： 1996年01月25日
公開日（公表日）： 1997年08月05日
要約：

【要約】【目的】 分割デコード方式のメモリにおいて、メモリセルアレイの対角位置に存在するクロス部の内、SA制御回路のnMOSとpMOSを異なるクロス部に配置するようにして、クロス部の面積の縮小と配線長の短縮を図る。【構成】 行方向に、メモリセルアレイ200とサブワードドライブ回路SWDが交互に配置され、またSAアレイ170とクロス部(SWC)が交互に配置されているメモリにおいて、第1のクロス部SWD1にはグローバルI/O線GIOT/BとローカルI/O線LIOT/Bとの間のインターフェース回路100を配置し、第2のクロス部SWC2にはSA制御回路のnMOSQ2、Q4、Q5を配置し、第3のクロス部SWC3にはSA制御回路のpMOSQ1、Q3を配置する。

請求項（抜粋）：

半導体基板上にマトリックス状に配置された複数のメモリセルアレイと、行方向の並びのメモリセルアレイ間に配置されたサブワードドライバ回路と、列方向の並びのメモリセルアレイ間に配置されたセンスアンプアレイと、メモリセルアレイ間の対角の位置に配置されたセンスアンプアレイ行-サブドライバ回路列クロス部(SWC)と、を備え、分割デコード方式にてメモリセルへのアクセスが行われる半導体記憶装置において、?@グローバルI/O線-ローカルI/O線間のI/Oインターフェース回路と、?Aセンスアンプ制御回路内のドライブ用pチャネルトランジスタと、?Bセンスアンプ制御回路内のドライブ用nチャネルトランジスタと、がそれぞれ別々のSWCに設けられていることを特徴とする半導体記憶装置。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/41 ,  H01L 21/8238 ,  H01L 27/092

FI (3件)：

H01L 27/10 681 E ,  G11C 11/34 301 E ,  H01L 27/08 321 K