特許
J-GLOBAL ID：200903097186846140
タイマ回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-265721
公開番号（公開出願番号）：特開平5-108200
出願日： 1991年10月15日
公開日（公表日）： 1993年04月30日
要約：
【要約】【目的】 リロード値を変更するときのCPU の負荷を軽減し、高集積化を可能にする。【構成】 アドレス修飾回路3からのアドレスを記憶するアドレスポインタ4と、アドレスポインタ4のアドレスが与えられ、リアルタイム出力フィールド2a、タイマセットフィールド2b及びアドレスフィールド2cが同一アドレスに設けられている記憶回路2と、タイマセットフィールド2bのデータをカウントするタイマ1とを備える。
請求項（抜粋）：
タイマのカウント値に基づいて信号を発生させるタイマ回路において、前記信号のデータを格納するリアルタイム出力フィールド、前記タイマにセットすべきセットデータを格納するタイマセットフィールド及びアドレスを格納するアドレスフィールドが同一アドレスに設けられている記憶回路と、前記アドレスを修飾するアドレス修飾回路と、該アドレス修飾回路で修飾したアドレスを記憶して前記記憶回路に与えるアドレスポインタと、前記セットデータが与えられ、これをカウントするタイマとを備え、前記タイマがセットデータのカウントを終了したときにリアルタイム出力フィールドのデータに基づいて信号を発生させるとともに、アドレスフィールドのアドレスを修飾回路に与えてアドレスを修飾し、修飾したアドレスを記憶回路に与えて、そのアドレスに対応するセットデータをタイマに与えるべく構成してあることを特徴とするタイマ回路。
IPC (2件)：
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