特許
J-GLOBAL ID：200903097202931110
減算回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
山本 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平4-327408
公開番号（公開出願番号）：特開平6-203188
出願日： 1992年11月12日
公開日（公表日）： 1994年07月22日
要約：
【要約】【目的】 小規模かつ高精度の減算が可能であり、かつ多様な演算形態を容易に実現し得る減算回路を提供することを目的とする。【構成】 入力電圧に接続された第1の2入力容量結合Cp1と、この2入力容量結合Cp1の出力端子に直列に接続された第1インバータINV1と、この第1インバータINV1の出力端子に接続され、かつ他の入力端子に接続された第2の2入力容量結合Cp2と、この第2の2入力容量結合Cp2の出力端子に接続された第2インバータINV2とを備えている。
請求項（抜粋）：
入力端子に接続された第1の2入力容量結合と、この2入力容量結合の出力端子に直列に接続された第1インバータと、この第1インバータの出力端子に接続され、かつ他の入力端子に接続された第2の2入力容量結合と、この第2の2入力容量結合の出力端子に接続された第2インバータとを備えている減算回路。
引用特許：
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