特許
J-GLOBAL ID：200903097204393523
内容アドレス式メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
小杉 佳男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-261853
公開番号（公開出願番号）：特開平5-101682
出願日： 1991年10月09日
公開日（公表日）： 1993年04月23日
要約：
【要約】 (修正有)【目的】内容アドレス式メモリにおいて完全一致のみでなく類以の情報も検索できる演算時間を短縮し回路規模の小さい構成を提供する。【構成】信号入力端子33から入力された電圧信号Vddが、一致線141〜144に一致信号’1’が出力されるときはNMOSトランジスタを経由して右側へ進み、一致信号’0’が出力されている時はPMOSトランジスタを経由して上側に進むように接続されている。この構成により一致の割合に応じて出力線341〜344のいずれかにVddが伝達され所望の類以度で情報検索が可能となる。
請求項（抜粋）：
記憶された多数の情報の中から所望とする情報を検索する内容アドレス式メモリにおいて、複数の単位情報がそれぞれ記憶される複数の単位メモリから構成された、該複数の単位情報からなる1ワード情報が記憶されるワードメモリを多数備えたメモリ、入力された1ワード分の検索情報の全部もしくは所定の一部からなる第1のビットパターンと前記ワードメモリに記憶された1ワード情報の全部もしくは前記所定の一部からなる第2のビットパターンとを前記単位情報を比較単位として互いに対応する単位情報毎に比較し、これら第1のビットパターンと第2のビットパターンとが一致した比較単位に対応する一致線とこれら第1のビットパターンと第2のビットパターンとが一致しない比較単位に対応する一致線とを互いに区別するための一致信号を前記比較単位毎に備えられた各一致線に出力する一致検出回路、および、所定の信号伝達の起点となる信号入力端子と、複数の信号出力端子と、前記信号入力端子から入力された所定の信号が、前記第1のビットパターンと前記第2のビットパターンとの完全一致あるいはこれら第1のビットパターンと第2のビットパターンの互いに対応する前記単位情報の1つもしくは複数の不一致に応じた前記信号出力端子に伝達されるようにマトリックス状に配列され各ゲートが前記一致線に接続された多数のトランジスタスイッチとを有するトランスミッションゲートスイッチ網を備えたことを特徴とする内容アドレス式メモリ。
引用特許：
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