特許

J-GLOBAL ID：200903097216081578

半導体光検知装置およびその製造方法

発明者： 杉山 巌
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-113333
公開番号（公開出願番号）：特開平5-315580
出願日： 1992年05月06日
公開日（公表日）： 1993年11月26日
要約：

【要約】【目的】 半導体光検知装置に関し、信号処理素子を形成するSi基板に設けるCdTe層およびHgCdTe層が(100)面と成るようにして結晶欠陥の少ないHgCdTe層が得られるようにして受光特性の良好な光検知素子が得られるような半導体光検知装置、およびその製造方法の提供を目的とする。【構成】 Si基板3の所定領域に凹部21を設けるとともに、該凹部21の周囲にMOS型スィッチング素子のリング状のソース領域11を設け、該ソース領域11より所定位置の前記半導体基板3にドレイン領域12を設け、該基板3上に絶縁膜13を介してゲート電極14を設け、前記凹部21内に亜鉛を含む化合物半導体層、或いはガリウムを含む化合物半導体層と亜鉛を含む化合物半導体層を積層して成る面方位選択層22、不純物原子を添加したカドミウムを含む化合物半導体層よりなるバッファ層23を設け、該バッファ層23上に光検知素子形成用の互いに導電型の異なる水銀を含む化合物半導体層16,17 を積層して設けて構成する。

請求項（抜粋）：

半導体基板(3) の所定領域に凹部(21)を設けるとともに、該凹部(21)の周囲にMOS型スィッチング素子のリング状のソース領域(11)を設け、該ソース領域(11)より所定位置の前記半導体基板(3) にドレイン領域(12)を設け、該基板(3) 上に絶縁膜(13)を介してゲート電極(14)を設け、前記凹部(21)内に亜鉛を含む化合物半導体層、或いはガリウムを含む化合物半導体層と亜鉛を含む化合物半導体層を積層して成る面方位選択層(22)、不純物原子を添加したカドミウムを含む化合物半導体層よりなるバッファ層(23)を設け、該バッファ層(23)上に光検知素子形成用の互いに導電型の異なる水銀を含む化合物半導体層(16,17) を積層して設けたことを特徴とする半導体光検知装置。

IPC (4件)：

H01L 27/14 ,  H01L 29/04 ,  H01L 29/225 ,  H01L 31/10

FI (2件)：

H01L 27/14 K ,  H01L 31/10 A