特許
J-GLOBAL ID：200903097229934430
ビットエラーレート劣化検出回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
石戸 元
公報種別：公開公報
出願番号（国際出願番号）：特願平6-244187
公開番号（公開出願番号）：特開平8-111694
出願日： 1994年10月07日
公開日（公表日）： 1996年04月30日
要約：
【要約】【目的】 AGCが追従できない速いフェージング下においてもビットエラーレートの劣化を検出し、安価に実施できる回路を提供する。【構成】 受信電界強度と基準値を比較し、その比較結果としてフェージング検出回路1よりフェージング検出信号を出力し、一方位相が異なる2つのシンボルクロックからデータをサンプルし、両データを比較して同じでない時にカウントし、そのカウント値と基準値とを比較し、その比較結果としてアイパターン劣化検出回路2よりアイパターン劣化検出信号を出力し、前記フェージング検出信号とこのアイパターン劣化検出信号からビットエラーレート劣化検出信号を得ることを特徴とする。
請求項（抜粋）：
受信電界強度と基準値とを比較し,比較結果を出力する比較手段を備えるフェージング検出回路と、位相が異なる2つのシンボルクロックからデータをサンプルする手段と,そのデータを比較し同じでない時にカウントする手段と,そのカウント値と基準値とを比較し比較結果を出力する手段を備えるアイパターン劣化検出回路を備えることを特徴とするビットエラーレート劣化検出回路。
IPC (4件)：
H04L 25/02 302
, H04L 1/00
, H04L 1/06
, H04L 27/00
