特許

J-GLOBAL ID：200903097254636656

高速書込みリカバリを備えたメモリ装置および関連する書込みリカバリ方法

発明者： デミトリス・シー・パンテラキス ,  ウィリアム・エル・マーティノ・ジュニア ,  デリック・リーチ ,  フランク・エー・ミラー ,  ウェイ・ティー・ロー
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平10-078278
公開番号（公開出願番号）：特開平10-255473
出願日： 1998年03月11日
公開日（公表日）： 1998年09月25日
要約：

【要約】【課題】 メモリ装置において、最小のコラムピッチにより高速の書込みリカバリを可能にしかつ書込みデータ線に負荷が与えられた場合に遭遇する問題を避ける。【解決手段】 電流検知スタティックランダムアクセスメモリ(SRAM)のようなメモリ10はビットライン負荷および2つの付加的なメカニズムによって高速の書込みリカバリを達成する。第1に、共有データライン上の余分の負荷252もアクティブになって書込みリカバリプロセスを早める。第2に、複数のコラム200,202,204が書込みリカバリの間に共通のデータライン接続され、それによって書込みサイクルの間に書き込まれるコラムが再び他のコラムに蓄積された電荷を使用して電荷共有により部分的にプリチャージできる。

請求項（抜粋）：

メモリ装置(100)であって、複数のメモリセル(206,208)であって、該複数のメモリセル(206,208)の各々のメモリセルはワードライン(WL)にかつビットライン対(BL,*BL)に結合されているもの、前記ビットライン対に結合され、前記ビットライン対を第1の制御信号に応じて所定の電圧に充電するためのビットライン負荷(210)、前記メモリ装置の読出しサイクルの間に前記ビットライン対を出力回路(120)に選択的に結合するための読出しデータライン対(RDATA,*RDATA)、そして前記読出しデータライン対に結合され、かつ第2の制御信号に応答するプリチャージ回路(252)であって、前記ビットライン対に結合されたメモリセルへのアクセスに続き、前記読出しデータライン対が前記ビットライン対に結合され、かつ前記第1および第2の制御信号がほぼ同時に肯定されて前記ビットライン対を前記所定の電圧に再充電するもの、を具備することを特徴とするメモリ装置(100)。

引用特許：

審査官引用 (1件)

• 特開平4-076894