特許
J-GLOBAL ID：200903097286224694
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-267281
公開番号（公開出願番号）：特開平8-130288
出願日： 1994年10月31日
公開日（公表日）： 1996年05月21日
要約：
【要約】【目的】この発明は、実装面積が小さくても、搭載可能なシステムの規模が制約を受けることのない半導体装置を提供する。【構成】配線パターン12b を有する第1の多層基板12の上面に第1の凹部11を設け、この凹部11に第1、第2の半導体チップ13,14 を搭載し、半導体チップ13,14 をボンディングワイヤ15により配線パターン12b と接続する。配線パターン22b を有する第2の多層基板22の上面に第2の凹部21を設け、この凹部21に第3、第4の半導体チップ23,24 を搭載し、半導体チップ23,24 をボンディングワイヤ25により配線パターン22b と接続する。第1の多層基板12の上面と第2の多層基板22の上面とをプリプレーグ26によって接着する。従って、実装面積が小さくても、搭載可能なシステムの規模が制約を受けることのない半導体装置を提供できる。
請求項（抜粋）：
第1の配線パターンを有する第1の多層基板と、前記第1の多層基板の上面に設けられた第1の凹部と、前記第1の凹部に搭載された少くとも1つの第1の半導体素子と、前記第1の半導体素子と前記第1の配線パターンとを接続する第1の接続手段と、第2の配線パターンを有する第2の多層基板と、前記第2の多層基板の上面に設けられた第2の凹部と、前記第2の凹部に搭載された少くとも1つの第2の半導体素子と、前記第2の半導体素子と前記第2の配線パターンとを接続する第2の接続手段と、前記第1の多層基板の上面と前記第2の多層基板の上面とを接着することにより、前記第1及び第2の凹部によって形成された空間において前記第1及び第2の半導体素子を気密封止する接着手段と、前記第1及び第2の多層基板に形成されたスルーホールと、を具備することを特徴とする半導体装置。
IPC (2件)：
引用特許：
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