特許
J-GLOBAL ID：200903097296885494

タイミング調整回路及びそれを備えた半導体装置

発明者：
石川 透

石川 透 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (2件)： 後藤 洋介 ,  池田 憲保
公報種別：公開公報
出願番号（国際出願番号）：特願2002-311231
公開番号（公開出願番号）：特開2004-145999
出願日： 2002年10月25日
公開日（公表日）： 2004年05月20日
要約：
【課題】テスト装置のピン間スキューによる制限を受けること無く、高い精度でタイミングずれを除去することができるタイミング調整回路を提供する。【解決手段】クロックドライバ54から出力される内部クロック信号の位相と、内部クロック信号によって駆動されるデータストローブ出力回路56からのデータストローブ信号の位相とを比較するために、位相比較器58に入力される外部クロック信号CLKに代えてデータストローブ信号DQSを供給するためのセレクタ11を設ける。セレクタ11がデータストローブ信号DQSを選択している間、セレクタ11と、レプリカ回路57及び位相比較回路58は、位相進み遅れ信号生成回路として動作し、タイミングずれを表す位相進み遅れ信号を外部出力端子12へ出力する。【選択図】 図1
請求項（抜粋）：
外部から供給される外部クロック信号を入力クロック信号として出力する入力回路と、該入力回路からの前記入力クロック信号を遅延させて遅延入力クロック信号として出力する遅延調整回路と、該遅延調整回路からの前記遅延入力クロック信号に応答して内部クロック信号を出力するクロックドライバとを備え、前記内部クロック信号を用いて被駆動回路を駆動したときに、当該被駆動回路から前記内部クロック信号に同期して出力される出力信号の位相が前記外部クロック信号の位相に対して所定の関係となるよう前記遅延調整回路の遅延が定められるタイミング調整回路において、 前記内部クロック信号と、前記外部クロック信号及び前記被駆動回路の出力信号のいずれか一方とを用いて、前記被駆動回路からの出力信号の位相が前記外部クロック信号の位相に対して進んでいるのか遅れているのかを表す位相進み遅れ信号を生成する位相進み遅れ信号生成手段を備えていることを特徴とするタイミング調整回路。
IPC (6件)：
G11C11/407 ,  G01R31/28 ,  G06F1/06 ,  G06F1/10 ,  H03K5/00 ,  H03K5/135
FI (7件)：
G11C11/34 354C ,  H03K5/135 ,  H03K5/00 T ,  G06F1/04 312A ,  G06F1/04 330A ,  G11C11/34 362S ,  G01R31/28 V
Fターム (30件)：
2G132AA08 ,  2G132AK07 ,  2G132AK21 ,  2G132AK27 ,  2G132AL16 ,  5B079BC03 ,  5B079CC02 ,  5B079DD05 ,  5B079DD13 ,  5J001BB00 ,  5J001BB02 ,  5J001BB14 ,  5J001CC03 ,  5J001DD06 ,  5J001DD09 ,  5M024AA93 ,  5M024BB27 ,  5M024BB33 ,  5M024DD39 ,  5M024DD59 ,  5M024DD92 ,  5M024GG01 ,  5M024GG17 ,  5M024GG20 ,  5M024HH10 ,  5M024JJ02 ,  5M024MM10 ,  5M024PP01 ,  5M024PP02 ,  5M024PP07
引用特許：
審査官引用 (5件)
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