特許

J-GLOBAL ID：200903097306137114

積層半導体モジュール

発明者： 上村 哲也 ,  田中 勝也 ,  加藤 猛 ,  徳田 正秀
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-255804
公開番号（公開出願番号）：特開平10-107205
出願日： 1996年09月27日
公開日（公表日）： 1998年04月24日
要約：

【要約】【課題】 積層半導体モジュールの高速動作には、1対多配線の伝送ディレイの配線ディレイを短くする必要がある。【解決手段】 積層半導体モジュール内の層間接続配線の配置に関して、層間接続配線の利用目的(1対多接続用/1体1接続用)に応じて、配置の優先順序を変える。つまり、1対多接続用の層間接続配線を半導体チップに最も近い領域に配置し、1対1接続用の層間接続配線を1対多接続用の層間接続配線よりも半導体チップから遠い位置に配置する。【効果】 積層半導体モジュール内の配線基板上の1対多接続用の配線長が約1/4になり、その分だけ配線ディレイを短縮することができる。

請求項（抜粋）：

少なくとも一つの半導体チップを接続した配線基板を複数枚積層した積層体と、前記積層体の最下層に配置した入出力端子と、前記配線基板上の配線と前記入出力端子とを接続する層間接続配線と、からなる積層半導体モジュールにおいて、 前記半導体チップの近傍にある第1の層間接続配線は、複数の前記配線基板と一つの前記入出力端子を優先的に接続し、前記半導体チップの遠隔にある第2の層間接続配線は、一つの前記配線基板と一つの前記入出力端子を優先的に接続する、ことを特徴とする積層半導体モジュール。

IPC (5件)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 25/00 ,  H05K 3/46

FI (4件)：

H01L 25/08 Z ,  H01L 25/00 A ,  H05K 3/46 Q ,  H05K 3/46 N