特許
J-GLOBAL ID：200903097343187962
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-297737
公開番号（公開出願番号）：特開2000-124331
出願日： 1998年10月20日
公開日（公表日）： 2000年04月28日
要約：
【要約】【課題】 2トランジスタ1キャパシタメモリセルに対して、高集積度を実現できるようにする。【解決手段】 半導体基板上に形成された素子領域11上には、屈曲部をそれぞれ横切るように互いに間隔をおいて延びる第1のワード線12A及び第2のワード線12Bが形成され、素子領域11のほぼ中央部には、データ蓄積用のキャパシタが形成されると共に、キャパシタのストレージノードと素子領域11とを接続するキャパシタコンタクト13が形成されている。素子領域11上における、第1のワード線12Aに対してキャパシタコンタクト13と反対側の端部には、素子領域11と接続された第1のビット線コンタクト14Aが形成され、第2のワード線12Aに対してキャパシタコンタクト13と反対側の端部には、素子領域11と接続された第2のビット線コンタクト14Bが形成されている。
請求項（抜粋）：
基板上の素子領域の一部分からなる共有部を互いに共有する第1のスイッチ用トランジスタ及び第2のスイッチ用トランジスタと、前記共有部上に形成され、ストレージノードを持つデータ蓄積用のキャパシタを有するメモリセルと、前記第1のスイッチ用トランジスタ上に延びるように形成され、前記素子領域上における前記共有部の一方側の領域でゲート電極となる第1のワード線と、前記第2のスイッチ用トランジスタ上に延びるように形成され、前記素子領域上における前記共有部の他方側の領域でゲート電極となる第2のワード線と、前記共有部と前記ストレージノードとの間に形成され、前記共有部と前記ストレージノードとを電気的に接続するキャパシタコンタクトと、前記第1のスイッチ用トランジスタ上における前記第1のワード線に対して前記キャパシタコンタクトと反対側の領域に形成され、前記一方側の領域と電気的に接続された第1のビット線コンタクトと、前記第2のスイッチ用トランジスタ上における前記第2のワード線に対して前記キャパシタコンタクトと反対側の領域に形成され、前記他方側の領域と電気的に接続された第2のビット線コンタクトとを備え、前記第1のビット線コンタクト及び第2のビット線コンタクトは、前記メモリセルの中心部に対してほぼ点対称となるように設けられていることを特徴とする半導体記憶装置。
IPC (2件)：
H01L 21/8242
, H01L 27/108
5F083AD69
, 5F083GA03
, 5F083GA09
, 5F083KA05
, 5F083LA01
, 5F083LA12
, 5F083LA16
, 5F083LA21
