特許

J-GLOBAL ID：200903097363566005

回路設計方法及び記憶媒体

発明者： 河原林 政道 ,  中木 琢夫
出願人/特許権者： 日本電気株式会社 ,  日本電気テレコムシステム株式会社
代理人 (1件)： 後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-101189
公開番号（公開出願番号）：特開平10-294375
出願日： 1997年04月18日
公開日（公表日）： 1998年11月04日
要約：

【要約】【課題】 消費電力が小さく、且つ、チップ面積も小さな論理回路を設計する設計方法を提供することである。【解決手段】 クロックによってオン、オフを行うフリップフロップを含む論理回路の設計方法において、入力されるクロックをイネーブル信号によって、ゲートし、クロックによるフリップフロップのオン、オフ動作の回数を減少させるようなゲートクロック化された論理回路を自動的に生成する回路設計方法が得られる。また、ゲートクロック化された論理回路を自動的に生成する論理設計ツールを格納した記録媒体が得られる。

請求項（抜粋）：

タイミングクロックによってオン、オフするフリップフロップ、及び、フィードバックループとを有し、イネーブル信号にしたがって動作する論理回路部分を自動的に抽出する段階と、前記タイミングクロックを前記イネーブル信号によってゲートし、ゲーテッドクロック化する段階とを含み、これによって、前記タイミングクロックによるフリップフロップの変化の回数を削減することを特徴とする回路設計方法。

IPC (5件)：

H01L 21/82 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 3/02

FI (5件)：

H01L 21/82 W ,  H03K 3/02 Z ,  G06F 15/60 656 R ,  G06F 15/60 658 T ,  H01L 27/04 D

引用特許：

審査官引用 (1件)

• ゲーテッドクロック設計支援方法、ゲーテッドクロック設計支援装置及びゲーテッドクロック設計支援プログラムを格納したコンピュータ読み取り可能な記録媒体
  公報種別：公開公報   出願番号：特願平9-083031   出願人：株式会社東芝