特許

J-GLOBAL ID：200903097372660324

ゲートアレイ回路

発明者： 石井 忠俊 ,  タントリー・ビッシュワナタ
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-204999
公開番号（公開出願番号）：特開平5-267626
出願日： 1992年07月31日
公開日（公表日）： 1993年10月15日
要約：

【要約】【目的】所望する構成に組み変えることが可能なメモリを混載したゲートアレイ回路を実現する。【構成】複数の小規模なメモリからなるメモリ部11と、このメモリ部内の各メモリのビット数とワード数を可変入出力制御する入出力制御回路12と、ゲートアレイマスタ13とを平面状に混載して1チップ化する。

請求項（抜粋）：

複数のメモリと、前記複数のメモリに接続され、前記複数のメモリのビット数とワード数を可変入出力制御する入出力制御回路と、前記入出力制御回路を介して前記複数のメモリに接続され、規則的に配置された複数のゲートが相互接続されて構成され、前記メモリから供給されたデータを処理するゲートアレイ、を1つの集積回路の異なる平面領域上に配置したことを特徴とするゲートアレイ回路。

IPC (3件)：

H01L 27/118 ,  H01L 27/04 ,  H01L 27/10 481

引用特許：

審査官引用 (3件)

• 特開昭59-019367
  
• 特開昭62-088336
  
• 特開平2-161819