特許

J-GLOBAL ID：200903097376424161

キャッシュ付き半導体メモリ

発明者： 高橋 誠
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-375035
公開番号（公開出願番号）：特開2001-189096
出願日： 1999年12月28日
公開日（公表日）： 2001年07月10日
要約：

【要約】【課題】 救済効率の低下を抑制しつつ、チップサイズの増加をも抑制することが可能なキャッシュメモリ付きの半導体メモリを提供すること。【解決手段】 第1のビット線のデータを記憶するとともに、第1のキャッシュ制御信号(CSL[CC0])によって制御される第1のキャッシュメモリ部(2-0)と、第2のビット線のデータを記憶するとともに、第2のキャッシュ制御信号(CSL[CC1])によって制御される第2のキャッシュメモリ部(2-1)と、第3のビット線のデータを記憶するとともに、第1、第2のキャッシュ制御信号(CSL[CC0]、CSL[CC1])の双方で制御可能な第3のキャッシュメモリ部(2-S)とを具備することを特徴としている。

請求項（抜粋）：

複数のメモリセルに接続された第1、第2、第3のビット線線を少なくとも含むメモリセルアレイと、前記第1のビット線のデータを記憶するとともに、第1のキャッシュ制御信号によって制御される第1のキャッシュメモリ部と、前記第2のビット線のデータを記憶するとともに、第2のキャッシュ制御信号によって制御される第2のキャッシュメモリ部と、前記第3のビット線のデータを記憶するとともに、前記第1、第2のキャッシュ制御信号の双方で制御可能な第3のキャッシュメモリ部とを具備することを特徴とするキャッシュ付き半導体メモリ。

IPC (4件)：

G11C 29/00 603 ,  G11C 11/41 ,  G11C 11/413 ,  G11C 11/401

FI (5件)：

G11C 29/00 603 X ,  G11C 11/34 Z ,  G11C 11/34 341 C ,  G11C 11/34 371 D ,  G11C 11/34 371 Z

Fターム (16件)：

5B015JJ31 ,  5B015KA38 ,  5B015KB91 ,  5B015NN09 ,  5B015PP02 ,  5B015PP07 ,  5B024AA07 ,  5B024AA15 ,  5B024BA05 ,  5B024BA29 ,  5B024CA17 ,  5B024CA21 ,  5L106AA01 ,  5L106AA02 ,  5L106CC17 ,  5L106GG06