特許

J-GLOBAL ID：200903097405769300

半導体装置及びその製造方法

発明者： 木村 雅俊 ,  関川 宏昭 ,  本並 薫 ,  天羽生 淳
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-260133
公開番号（公開出願番号）：特開平11-097649
出願日： 1997年09月25日
公開日（公表日）： 1999年04月09日
要約：

【要約】【課題】 DRAMメモリセルおよび周辺回路または周辺回路を含む論理回路領域を有する半導体装置において、メモリセルのリフレッシュ特性を向上させつつ、高速動作を可能とする。【解決手段】 メモリセルを構成するトランジスタは、ソース/ドレイン領域の表面をシリサイド化しないことで接合リークを抑制してリフレッシュ特性を向上させ、周辺回路領域または論理回路領域を構成するトランジスタのソース/ドレイン領域表面及びゲート電極の表面はシリサイド化することでコンタクト抵抗及び配線抵抗を低減して高速動作を可能とする。周辺回路または論理回路を構成するトランジスタのゲート電極側面には絶縁物質からなるサイドウォールを形成し、ソース/ドレイン領域形成の際の不純物注入マスクとし、メモリセル領域に積層される絶縁物質はシリサイド化の際のマスクとして用いる。

請求項（抜粋）：

DRAMメモリセル領域、周辺回路領域または上記周辺回路領域を含む論理回路領域を有する半導体装置において、上記周辺回路領域または上記論理回路領域内の第一のMOSトランジスタは、側面にサイドウォールが付着形成された第一のゲート電極上及び第一のソース/ドレイン領域上にシリサイド層を有し、上記DRAMメモリセル領域内のメモリセルを構成する第二のMOSトランジスタの第二のゲート電極及び第二のソース/ドレイン領域の表面には上記サイドウォールを構成する物質と同一の物質が積層されることを特徴とする半導体装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768 ,  H01L 27/10 461

FI (4件)：

H01L 27/10 681 F ,  H01L 27/10 461 ,  H01L 21/90 A ,  H01L 27/10 621 B