半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：鈴木喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-154681
公開番号（公開出願番号）：特開平10-003782
出願日： 1996年06月14日
公開日（公表日）： 1998年01月06日
要約：

【要約】【解決手段】半導体記憶装置、特にFIFOメモリに関する。メモリ回路は1と2の2つの部分に分かれており、各々独自に動作が可能になっている。書き込みカウンタ回路5の出力最下位1ビット信号50はデコーダ回路6に入力され、メモリ回路1の選択信号60とその反転信号であるメモリ回路2の選択信号61にデコードされる。読み出しの回路も書き込みと同様の構成であり、読み出しカウンタ回路7の最下位ビット70を入力とするデコーダ回路8が存在する。書き込み、読み出しのいずれの場合もカウンタ回路5、7の出力50、70により動作するメモリ回路を切り替えていくので、あるサイクルで選択されたメモリ回路は次のサイクルでは必ず非選択になる。【効果】ビット線のプリチャージとイコライズを各メモリ回路が非選択になるサイクル中に行うのでサイクルタイムを短縮して高速動作が可能になる。

請求項（抜粋）：

各々が書き込みポートと読み出しポートを持つ複数のメモリ回路と、書き込みクロック信号をカウントする第1のカウンタ回路と、前記メモリ回路の中で書き込み対象となるものを選択する第1のデコーダ回路と、読み出しクロック信号をカウントする第2のカウンタ回路と、前記メモリ回路の中ので読み出し対象となるものを選択する第2のデコーダ回路を備えており、前記第1のカウンタ回路の最下位ビットを含む一部の出力ビットが前記第1のデコーダ回路に入力されて残りの出力ビットが書き込みアドレスとして前記メモリ回路に共通に与えられ、前記第2のカウンタ回路の最下位ビットを含む一部の出力ビットが前記第2のデコーダ回路に入力されて残りの出力ビットが読み出しアドレスとして前記メモリ回路に共通に与えられることを特徴とする半導体記憶装置。

IPC (2件)：

G11C 7/00 318 , G11C 11/41

FI (2件)：

G11C 7/00 318 A , G11C 11/34 M

引用特許：

審査官引用 (3件)

FIFOメモリ
公報種別：公開公報出願番号：特願平5-304866 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
特開平1-162923
特開昭61-233495

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