特許

J-GLOBAL ID：200903097426369469

割り込み回路及びそれを用いた記録装置

発明者： 大久保 睦聡
出願人/特許権者： キヤノン株式会社
代理人 (1件)： 西山 恵三 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-201526
公開番号（公開出願番号）：特開2001-026145
出願日： 1999年07月15日
公開日（公表日）： 2001年01月30日
要約：

【要約】【課題】 エッジ判定方式の割り込み端子を持つCPUであっても、複数の割り込み要因を1つの割り込み端子に割り当てることを可能とする。【解決手段】 割り込み端子i_INTXに入力する割り込み要求をエッジ割り込み方式で判定して割り込み処理を行うCPU31へ、複数の割り込み要求o_INT1X,o_INT2Xを論理オアーゲート33を介して入力する割り込み回路において、論理オアーされる複数の割り込み要求o_INT1X,o_INT2Xの各々のインアクティブエッジをフリップフロップ35,37により検出し、検出から所定期間割り込み端子i_INTXをマスクすることにより、CPU31の割り込み端子i_INTXにエッジを発生させる。

請求項（抜粋）：

割り込み端子に入力する割り込み要求をエッジ割り込み方式で判定して割り込み処理を行うCPUへ、複数の割り込み要求を論理オアーゲートを介して入力する割り込み回路において、論理オアーされる複数の割り込み要求の各々のインアクティブエッジを検出し、該検出から所定期間前記割り込み端子をマスクすることを特徴とする割り込み回路。

IPC (5件)：

B41J 2/51 ,  B41J 2/01 ,  B41J 5/30 ,  G06F 3/12 ,  G06F 13/24 310

FI (5件)：

B41J 3/10 101 E ,  B41J 5/30 ,  G06F 3/12 A ,  G06F 13/24 310 D ,  B41J 3/04 101 Z

Fターム (16件)：

2C056EC28 ,  2C056FA03 ,  2C056FA10 ,  2C062KA07 ,  2C087AC02 ,  2C087AC07 ,  2C087BD41 ,  5B021AA01 ,  5B021AA05 ,  5B021AA19 ,  5B021CC04 ,  5B061CC09 ,  5B061CC10 ,  5B061RR02 ,  5B061RR03 ,  5B061SS01