シンクロナスDRAMインタフェース

発明者：
出願人/特許権者：
代理人 (1件)：田澤博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-120363
公開番号（公開出願番号）：特開2000-311111
出願日： 1999年04月27日
公開日（公表日）： 2000年11月07日
要約：

【要約】【課題】 CPUに内蔵されたSDRAMコントローラで制御できないSDRAMを接続する場合は、外部に専用のSDRAMコントローラを設けたり、CPUに内蔵されたコントローラに対応する多数のSDRAMを使用するため、部品点数の増加によって、全体の構成が大型化、複雑化するという課題があった。【解決手段】 CPU100に内蔵されたSDRAMコントローラ1で制御できないSDRAM2を接続する場合、SDRAMコントローラ1として使われていないCPU100の上位の非マルチプレクスアドレスビットをバンク拡張ビットとして使用し、また/あるいはSDRAM2のモードアドレスビットにセレクタ3を介して希望の信号を供給してモードレジスタ設定を行い、この後、SDRAMコントローラ1からアクセス可能に構成したものである。

請求項（抜粋）：

CPUに内蔵されたシンクロナスDRAMコントローラと、このシンクロナスDRAMコントローラよりも多くのアドレスビットを有するシンクロナスDRAMと、前記シンクロナスDRAMコントローラのアドレスビットを接続できない前記シンクロナスDRAMのアドレスビットに希望する信号を与えてモードレジスタ設定を行い、そのモードレジスタ設定後、前記アドレスビットを前記シンクロナスDRAMコントローラからアクセス可能とするセレクタと、このセレクタに切り換え信号を供給する制御手段とを備えたシンクロナスDRAMインタフェース。

Fターム (1件)：

5B060MM04

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