特許

J-GLOBAL ID：200903097469997315

誤り訂正方式

発明者： 石井 達也 ,  加藤 章
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平10-351014
公開番号（公開出願番号）：特開2000-174639
出願日： 1998年12月10日
公開日（公表日）： 2000年06月23日
要約：

【要約】【課題】 その小型化・低コスト化を図りつつ、直列処理型のECC回路を含むフラッシュメモリ等ならびにこれを搭載するメモリカード等の読み出し動作時におけるアクセス所要時間を短縮する。【解決手段】 メモリカード等に搭載されるフラッシュメモリFMEM等の半導体メモリに、保持するリードデータ及びチェックビットを所定の組み合わせで順次選択し、メインセンスアンプMSA及びMSBを含む一対の出力信号経路に伝達する直並列変換回路を含むデータレジスタDRと、これらの出力信号経路に対応して設けられ、対応する出力信号経路を介して伝達されるリードデータ及びチェックビットをもとに所定のシンドロームを生成した後、これらのシンドロームをもとに、再度伝達されるリードデータの誤りを訂正する直列処理型のc個つまり2個のECC回路ECCA及びECCBと、これらのECC回路による誤り訂正を受けつつ出力されるリードデータ所定の順序で組み合わせ、データ入出力端子IO0〜IO7から出力するデータ入出力回路IOCとを設ける。

請求項（抜粋）：

チェック対象となる出力データ及びチェックビットをパラレルに取り込み、保持するデータレジスタと、上記データレジスタにより保持される出力データ及びチェックビットを所定の組み合わせで順次選択し、第1ないし第cの出力信号経路に伝達する直並列変換回路と、上記第1ないし第cの出力信号経路に対応して設けられ、対応する出力信号経路を介して伝達される上記出力データ及びチェックビットをもとに所定のシンドロームを生成した後、該シンドロームをもとに、再度伝達される上記出力データの誤りを訂正するc個の直列処理型のECC回路と、上記c個のECC回路による訂正を受けつつ出力される出力データを所定の順序で組み合わせ、所定の出力端子から出力する出力回路とを設け、上記c個のECC回路の上記シンドロームの生成に要する時間が、上記直列処理型のECC回路が1個設けられる場合に比較して実質c分の1とされることを特徴とする誤り訂正方式。

IPC (4件)：

H03M 13/00 ,  G06F 11/10 330 ,  G11C 16/06 ,  G11C 29/00 631

FI (4件)：

H03M 13/00 ,  G06F 11/10 330 Q ,  G11C 29/00 631 Z ,  G11C 17/00 639 C

Fターム (23件)：

5B001AA03 ,  5B001AB02 ,  5B001AC01 ,  5B001AD03 ,  5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD05 ,  5B025AD13 ,  5B025AE05 ,  5B025AE08 ,  5J065AC03 ,  5J065AE06 ,  5J065AF01 ,  5J065AF03 ,  5J065AG02 ,  5J065AH05 ,  5J065AH14 ,  5J065AH17 ,  5L106AA10 ,  5L106BB12 ,  5L106FF05 ,  5L106GG03

引用特許：

審査官引用 (2件)

• 半導体ディスク装置
  公報種別：公開公報   出願番号：特願平9-024437   出願人：沖電気工業株式会社
• 特開昭58-040682
  

引用文献：

審査官引用 (1件)

• A Compact On-Chip ECC for Low Cost Flash Memories