特許
J-GLOBAL ID：200903097471300410
半導体集積回路装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-088992
公開番号（公開出願番号）：特開平11-288587
出願日： 1998年04月01日
公開日（公表日）： 1999年10月19日
要約：
【要約】【課題】 複数のワード線のリセットタイミングを最適化して負電圧レベルの変動を低減させ、メモリセルの情報保持特性を大幅に向上させる。【解決手段】 非選択負ワード線方式のメモリには、ワード線のリセットタイミングを制御するマット選択制御部14が設けられている。ワード線のリセットは、通常動作の場合、動作モード制御信号RCTLがHiとなりタイミング制御信号MTの立ち下がりで決まる。複数ワード線選択モードでは、動作モード制御信号RCTLがLoとなり、タイミング制御信号MTの立ち下がり遅延時間が加えられたマット制御信号MAC1〜MAC3が生成され、遅延時間△t〜3△tのタイミングでワード線がリセットされる。たとえば、ワード線W01は遅延なし、ワード線W21は2△tの遅延時間によって立ち下がり、リセット時の電荷放電による負電圧VNNの電位上昇を低減できる。
請求項（抜粋）：
ワード線振幅の低電圧レベルを基準電圧よりも低い負電圧にする非選択負ワード線方式の半導体集積回路装置であって、メモリアレイを仮想的に区切って構成されたメモリマットにおける前記ワード線のリセットタイミングの制御を行い、複数の前記ワード線が選択された場合に前記ワード線のリセットタイミングを遅延させるマット制御手段を設けたことを特徴とする半導体集積回路装置。
FI (2件)：
G11C 11/34 354 D
, G11C 11/34 354 E
