特許

J-GLOBAL ID：200903097500911440

半導体装置の製造方法

発明者： 佐藤 典章 ,  助川 和雄
出願人/特許権者： 富士通株式会社
代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平6-048868
公開番号（公開出願番号）：特開平7-263695
出願日： 1994年03月18日
公開日（公表日）： 1995年10月13日
要約：

【要約】【目的】 リーク電流の発生の少ない超薄膜SOI-MOSFETの作製方法を提供する。【構成】 絶縁表面上に、第1導電型の半導体層と、該半導体層表面に形成されたゲート絶縁膜と、該ゲート絶縁膜表面に形成されたゲート電極とを有する半導体装置の製造方法において、前記ゲート電極下の前記半導体層の底部に、該半導体層と導電型の異なる第2導電型の不純物を添加する不純物添加工程と、前記ゲート電極をマスクにして、前記半導体層に第1導電型の不純物を導入する工程とを含む。

請求項（抜粋）：

絶縁表面上に、第1導電型の半導体層と、該半導体層表面に形成されたゲート絶縁膜と、該ゲート絶縁膜表面に形成されたゲート電極とを有する半導体装置の製造方法において、前記ゲート電極下の前記半導体層の底部に、該半導体層と導電型の異なる第2導電型の不純物を添加する不純物添加工程と、前記ゲート電極をマスクにして、前記半導体層に第1導電型の不純物を導入する工程とを含む半導体装置の製造方法。