特許
J-GLOBAL ID：200903097542304773
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
大島 陽一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-311384
公開番号（公開出願番号）：特開平6-140518
出願日： 1992年10月26日
公開日（公表日）： 1994年05月20日
要約：
【要約】【目的】 基板表面の平坦度を確保すると共にその工数を減らすことが可能な半導体装置の製造方法を提供する。【構成】 基板上に接続孔を有する第1の絶縁層を形成した後、第1の絶縁層上に第2の絶縁層を形成し、上記接続孔の位置に対応して第2の絶縁層に配線パターン状の溝を形成し、更に上記接続孔及び溝をも充塞するように導電性材料をもって第2の絶縁層上に導電層を形成し、第2の絶縁層が露出するように導電層をエッチバックして第2の絶縁層内に埋め込み配線層及び接続部を形成することにより、導電層及び接続部の形成、即ち導電材料の成膜過程が1回で済むことから、工数が削減される。また配線層が半導体装置の表面から突出することなく、即ち表面の平坦度を確保することができる。
請求項（抜粋）：
埋め込み配線層と、絶縁層を介して前記配線層とその下層とを接続する接続部とを有する半導体装置の製造方法であって、基板上に第1の絶縁層を形成する過程と、前第1の絶縁層にその下層へ貫通する接続孔を形成する過程と、前記第1の絶縁層上に第2の絶縁層を形成する過程と、前記第2の絶縁層上から前記接続孔の位置を検知し、この位置に対応して配線パターン状の溝を前記第2の絶縁層に形成する過程と、前記接続孔及び前記溝をも充塞されるように導電性材料をもって前記第2の絶縁層上に導電層を形成する過程と、前記接続孔及び前記溝に充塞された導電性材料を残し、かつ前記第2の絶縁層が露出するように前記導電層をエッチバックすることにより前記第2の絶縁層内に前記埋め込み配線層及び前記接続部を形成する過程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
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