特許
J-GLOBAL ID：200903097553856816
薄膜トランジスタマトリツクス及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-226265
公開番号（公開出願番号）：特開平5-066417
出願日： 1991年09月06日
公開日（公表日）： 1993年03月19日
要約：
【要約】【目的】 薄膜トランジスタマトリックス及びその製造方法に関し,補助容量バスラインとゲートバスラインの交差部における短絡が生じない構造の薄膜トランジスタマトリックス及びその製造方法の提供を目的とする。【構成】 ゲートバスラインとドレインバスラインが絶縁膜を介してマトリックス状に配置され,ゲートバスラインとドレインバスラインの交点付近に薄膜トランジスタが配置され,薄膜トランジスタは透明絶縁性基板1上に蓄積容量電極2,蓄積容量絶縁膜,ゲート電極,ゲート絶縁膜,動作半導体膜,がこの順に積層された薄膜トランジスタマトリックスの製造において,透明絶縁性基板1上に金属膜の蓄積容量電極2を形成する工程と,表示部を開口するマスク13を形成する工程と, マスク13を用いて表示部の蓄積容量電極2表面を選択的にプラズマ酸化する工程とを有し,半透明性の蓄積容量電極を形成するように構成する。
請求項（抜粋）：
ゲートバスライン(4) とドレイン(又はソース)バスライン(12)が絶縁膜を介してマトリックス状に配置され,該ゲートバスライン(4) と該ドレイン(又はソース)バスライン(12)の交点付近に薄膜トランジスタが配置され,該薄膜トランジスタは透明絶縁性基板(1) 上に蓄積容量電極(2),蓄積容量絶縁膜(3),ゲート電極(4b),ゲート絶縁膜(5),動作半導体膜(6) がこの順に積層され,該動作半導体膜(6) 上にソース電極(9) とドレイン電極(10)がチャネル保護層(7) を介して配置され,該ゲート電極(4b)は前記ゲートバスライン(4) に接続し,該ソース電極(又はドレイン電極)(9) は画素電極(11)に接続し,該ドレイン電極(又はソース電極)(10)は前記ドレイン(又はソース)バスライン(12)に接続する構造を有する薄膜トランジスタマトリックスにおいて,該蓄積容量電極(2) は少なくとも該画素電極(11)下は半透明性の金属薄膜であることを特徴とする薄膜トランジスタマトリックス。
IPC (4件)：
G02F 1/136 500
, G02F 1/1343
, H01L 27/12
, H01L 29/784
