特許
J-GLOBAL ID：200903097583688985
フェイル-ファースト、フェイル-ファンクショナル、フォルトトレラント・マルチプロセッサ・システム
発明者：
出願人/特許権者：
代理人 (1件)：
中村 稔 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-145271
公開番号（公開出願番号）：特開平9-134333
出願日： 1996年06月07日
公開日（公表日）： 1997年05月20日
要約：
【要約】 (修正有)【課題】 フェイル-ファースト、フェイル-ファンクショナル、フォルトトレラント・マルチプロセッサ・システムを提供する。【解決手段】 マルチプロセッサ・システムは、それぞれが実質的に同一に構成された多数のサブ-プロセッサ・システムを含む。サブ-プロセッサ・システムの一つのCPUは、システムのI/O装置、またはシステムのCPUと、ルーティング装置を通して、通信しうる。I/O装置とCPUsとの間の通信は、パケット化されたメッセージによって行なわれる。CPUs及びI/O装置は、システムのCPUのメモリへ書込まれるか、またはそれから読取られる。メモリ保護は、そのCPUのメモリへの読取り/書込みに対する妥当性検査を備えているような各CPUによって保守される。
請求項（抜粋）：
先入れ先出し(FIFO)複数の記憶位置に記憶されたデータ素子を除去するクロック回路であり、F0 の周波数を有している受信クロック信号でデータ素子が受信される入力として前記複数の記憶位置の一つを識別するための2進入力カウンタと、データ素子が前記FIFOから逐次的に除去される前記複数の記憶位置の別の一つを識別するための2進出力カウンタとを含む先入れ先出し(FIFO)複数の記憶位置に記憶されたデータ素子を除去するクロック回路であって、F0 に対するF1 の比率がN:Mであり、N及びMが整数で、かつNがMより大きいような、F1 の周波数を有しているクロック信号を供給するクロック発生器と、複数のレジスタ段の入力のもので受信したデータ・ビットをシフトするために前記クロック信号を受信すべく結合した複数の連続したレジスタ段を有している直列シフト・レジスタと、前記複数のレジスタ段の前記入力のものを含んでいる、Nの複数のシフト・レジスタを有しているサブ-シフト・レジスタを形成すべく制御信号に応じて前記複数のレジスタ段の一つを受信しかつ選択すべく結合されており、前記Nの前記複数のレジスタ段が第1の状態のM2進ビット及び第2の状態のN-M2進ビットを含むべくセットされる、マルチプレクサと、前記マルチプレクサに結合され、前記制御信号を供給する手段とを備えていることを特徴とするクロック回路。
IPC (4件)：
G06F 15/16 330
, G06F 15/16 470
, G06F 1/04 303
, G06F 12/16 310
G06F 15/16 330 C
, G06F 15/16 470 J
, G06F 1/04 303 Z
, G06F 12/16 310 H
