特許
J-GLOBAL ID：200903097634770029
キヤツシユメモリ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和
公報種別：公開公報
出願番号（国際出願番号）：特願平3-252310
公開番号（公開出願番号）：特開平5-088891
出願日： 1991年09月30日
公開日（公表日）： 1993年04月09日
要約：
【要約】【構成】 キャッシュメモリ2と、分岐命令の格納番地から分岐先番地を予測する分岐予測回路3と、キャッシュミスによりリフィール処理する際、分岐予測回路3にキャッシュミスした番地が登録され、予測分岐先番地がキャッシュメモリ2にない場合、リフィール処理後直ちに予測分岐先番地を含むブロックをプリフェッチし、分岐予測回路3にキャッシュミスした番地が登録され、予測分岐先番地がキャッシュメモリ2にある場合、リフィール処理後直ちにバス113を解放し、分岐予測回路3にキャッシュミスした番地が登録されていず、キャッシュミスした番地を含むブロックの次ブロックがキャッシュメモリ2にない場合、リフィール処理後直ちに次ブロックをプリフェッチし、分岐予測回路3にキャッシュミスした番地が登録されていず、キャッシュミスした番地を含むブロックの次ブロックがキャッシュメモリ2にある場合、リフィール処理後直ちにバス113を解放するキャッシュ制御部6とから構成されている。【効果】 分岐が生じる場合でも正確にプリフェッチできるため、キャッシュメモリのヒット率が向上する。
請求項（抜粋）：
命令やデータを格納するキャッシュメモリと、分岐命令の格納されている番地と過去の分岐履歴を保持し、分岐命令の格納されている番地によって次の分岐先番地を予測する分岐予測回路と、次に実行する命令の番地がキャッシュミスを起こしたことによってリフィール処理を行う際に、リフィール処理と並行して前記分岐予測回路をキャッシュミスを起こした番地をもとに参照し、前記分岐予測回路にキャッシュミスを起こした番地が登録されており、かつこの分岐予測回路によって予測された分岐先番地がキャッシュメモリの中に存在しない場合には、リフィール処理終了後、バスを解放することなく、直ちにこの分岐予測回路によって予測された分岐予測番地を含むブロックのプリフェッチを行うキャッシュ制御部とからなることを特徴とするキャッシュメモリ制御装置。
IPC (2件)：
G06F 9/38 330
, G06F 12/08
