特許
J-GLOBAL ID：200903097670388688
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-367189
公開番号（公開出願番号）：特開平11-186524
出願日： 1997年12月24日
公開日（公表日）： 1999年07月09日
要約：
【要約】【課題】 一定のキャパシタ容量を確保しつつ、高集積化が可能で、高い信頼性を有する半導体装置およびその製造方法を提供する。【解決手段】 メモリセル領域と周辺回路領域とを含む半導体装置であって、半導体基板1の主表面上に上記メモリセル領域から周辺回路領域まで延在するように形成された上部表面を有する絶縁膜59を備える。メモリセル領域内で、半導体基板1の主表面上に絶縁膜59の上部表面よりも上方に延びるように、キャパシタ下部電極170aを形成する。キャパシタ下部電極170aの上に誘電体膜150を介在して、絶縁膜59の上部表面上に延在するようにキャパシタ上部電極150を形成する。キャパシタ下部電極170aは頂面301と底面302とを有するキャパシタ下部電極部分を含む。絶縁膜59の上部表面は、キャパシタ下部電極部分の頂面301と底面302との間に位置する。
請求項（抜粋）：
メモリセル領域と周辺回路領域とを含む半導体装置であって、主表面を有する半導体基板と、前記半導体基板の主表面上に、前記メモリセル領域から前記周辺回路領域まで延在するように形成された、上部表面を有する絶縁膜と、前記メモリセル領域内において、前記半導体基板の主表面上に前記絶縁膜の上部表面よりも上方に延びるように形成されたキャパシタ下部電極と、前記キャパシタ下部電極上に誘電体膜を介在して、前記絶縁膜の上部表面上にまで延在するように形成されたキャパシタ上部電極とを備え、前記キャパシタ下部電極は、前記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を含み、前記絶縁膜の上部表面は、前記キャパシタ下部電極部分の頂面と底面との間に位置する、半導体装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 F
, H01L 27/10 621 B
, H01L 27/10 621 C
