特許

J-GLOBAL ID：200903097672464934

半導体集積回路

発明者： 河合 秀明
出願人/特許権者： 富士通株式会社
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-025808
公開番号（公開出願番号）：特開平7-234264
出願日： 1994年02月24日
公開日（公表日）： 1995年09月05日
要約：

【要約】【目的】外部から供給される情報信号を外部から供給されるクロック信号に同期させて取り込むように構成される半導体集積回路、例えば、SDRAMに関し、バーンイン試験時、ノイズがクロック信号に重畳されてしまう場合であっても、正常なバーンイン試験を行うことができるようにする。【構成】通常動作時には、クロック信号CLKに対して、Hレベル側のしきい値VIHを1.7V、Lレベル側のしきい値VILを1.3Vとする差動増幅回路31を入力回路として使用し、バーンイン試験時には、クロック信号CLKに対して、Hレベル側のしきい値VIHを2.2V、Lレベル側のしきい値VILを0.8Vとし、差動増幅回路31よりもノイズに強い構成とされたNOR回路41を入力回路として使用する。

請求項（抜粋）：

外部から供給されるクロック信号を増幅する第1の入力回路と、外部から供給される情報信号を増幅する第2の入力回路と、前記第1の入力回路から出力されるクロック信号の立ち上がり又は立ち下がりのタイミングで前記第2の入力回路から出力される情報信号をラッチするラッチ回路とを備えてなる半導体集積回路において、前記第1の入力回路は、入力端に前記外部から供給されるクロック信号が供給される第1のしきい論理回路と、入力端に前記外部から供給されるクロック信号が供給され、高レベル側のしきい値を前記第1のしきい論理回路よりも高くし、低レベル側のしきい値を前記第1のしきい論理回路よりも低くし、通常動作時には非活性状態とされ、バーンイン試験時には活性状態とされる第2のしきい論理回路と、通常動作時には、前記第1のしきい論理回路から出力されるクロック信号を選択し、これを前記ラッチ回路のクロック信号入力端に供給し、バーンイン試験時には、前記第2のしきい論理回路から出力されるクロック信号を選択し、これを前記ラッチ回路のクロック信号入力端に供給する選択回路とを備えて構成されていることを特徴とする半導体集積回路。

IPC (7件)：

G01R 31/28 ,  G01R 31/26 ,  G11C 11/413 ,  H01L 21/66 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

G01R 31/28 V ,  G11C 11/34 341 D ,  H01L 21/82 T ,  H01L 27/04 T