特許

J-GLOBAL ID：200903097727987583

薄膜トランジスタ

発明者： 矢野 健作
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平10-144943
公開番号（公開出願番号）：特開平11-340469
出願日： 1998年05月27日
公開日（公表日）： 1999年12月10日
要約：

【要約】【課題】 オフリーク電流の低減された多結晶半導体TFTを安定的に得られるTFT素子構造を提供することを目的とする。【解決手段】 ガラス基板上に形成された多結晶半導体層と、その多結晶半導体層上に半導体層の両端面を露出するように形成された第一の絶縁層と、半導体層の両端面に接しその上面が第一の絶縁層の上面と平坦面を形成するように配置された非晶質半導体層と、この非晶質半導体層中にチャネルとなる半導体層と離間して形成されたソース・ドレイン領域と、第一の絶縁層及び非晶質半導体層を覆って形成された第二の絶縁層と、この第二の絶縁層上にチャネルと対向して配置されたゲート電極とを有する。

請求項（抜粋）：

絶縁基板上に形成された多結晶半導体層と、前記多結晶半導体層上に形成され前記多結晶半導体層の両側面を露出するように形成された第一の絶縁層と、前記多結晶半導体層の両側面に接しその上面が前記第一の絶縁層の上面と平坦面を形成するように配置された非晶質半導体層と、前記非晶質半導体層中に前記多結晶半導体層と離間して形成されたソース・ドレイン領域と、前記第一の絶縁層及び前記非晶質半導体層を覆って形成された第二の絶縁層と、前記第二の絶縁層上に前記多結晶半導体層と対向して配置されたゲート電極とを有することを特徴とする薄膜トランジスタ。

IPC (3件)：

H01L 29/786 ,  G02F 1/136 500 ,  H01L 21/336

FI (4件)：

H01L 29/78 618 F ,  G02F 1/136 500 ,  H01L 29/78 618 Z ,  H01L 29/78 619 A