符号化装置及び符号化方法

発明者： ,
出願人/特許権者：
代理人 (1件)：斉藤勲
公報種別：公開公報
出願番号（国際出願番号）：特願平5-211076
公開番号（公開出願番号）：特開平7-050596
出願日： 1993年08月04日
公開日（公表日）： 1995年02月21日
要約：

【要約】【目的】最小のステップ数で巡回符号化処理を実行することを計る。【構成】レジスタ101に格納された被符号化データの最上位ビットをフラグ130に格納し、フラグ値が“1”の場合、レジスタ100からの生成多項式の出力データとレジスタ101の出力データの対応する語同士の排他的論理和を計算し、計算結果を1ビット上位側にシフトしてレジスタ101に再格納し、シフトの結果桁落ちした1ビットをラッチ127に格納し、フラグ値が“0”の場合、レジスタ101の出力データを1ビット上位にシフトしてレジスタ101に再格納し、シフトの結果桁落ちした1ビットをラッチ127に格納し、マルチプレクサ105及び論理演算器120を介してラッチの値をレジスタ101の上位語の最下位ビットに格納する。この処理を被符号化データのビット数繰返す。

請求項（抜粋）：

符号化のための生成多項式を保持する第1の記憶手段と、被符号化データを保持する第2の記憶手段と、ラッチと、前記ラッチと前記第1の記憶手段に接続され、前記ラッチのデータを最下位ビットに設定して他のビットをすべて“0”にしたデータ又は前記第1の記憶手段の出力データをそのまま出力するマルチプレクサと、前記マルチプレクサと前記第2の記憶手段に接続され、前記マルチプレクサの出力データと前記第2の記憶手段の出力データの排他的論理和又は論理和を計算し、又は、前記第2の記憶手段の出力データをそのまま出力する論理演算手段と、前記ラッチと前記論理演算手段に接続され、前記論理演算手段の出力データを上位側に1ビットシフトし、前記第2の記憶手段にシフト結果を格納し、シフトにより桁落ちした1ビットデータを前記ラッチにセットするシフト手段と、前記シフト手段に接続され、前記シフト手段の出力データの最上位ビットを保持するフラグ手段と、条件付排他的論理和命令と前記第2の記憶手段の記憶データを上位側にシフトするために前記ラッチの保持値を第2の記憶手段に格納するラッチ格納命令を含む符号化プログラムを格納する命令メモリと、前記命令メモリと前記マルチプレクサと前記論理演算手段に接続され、前記命令メモリから読出した命令が条件付排他的論理和命令であるとき、前記マルチプレクサに前記第1の記憶手段の記憶データを出力することを指示し、前記フラグ手段の保持値に応じて前記論理演算手段に排他的論理和の計算又は前記第2の記憶手段の出力データをそのままの出力することを指示し、前記命令メモリから読出した命令がラッチ格納命令であるとき、前記マルチプレクサに前記ラッチの値を最下位ビットに設定して他のビットを“0”にしたデータを出力することを指示し、前記論理演算手段に論理和を計算することを指示する制御部と、を備えたことを特徴とする符号化装置。

IPC (4件)：

H03M 13/00 , G06F 11/10 330 , G09C 1/00 , H04B 14/04

引用特許：

審査官引用 (4件)

特開昭62-132432
特開昭62-132433
特開昭62-133825

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