特許
J-GLOBAL ID：200903097752091195
薄膜トランジスタと薄膜トランジスタの製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平3-154609
公開番号（公開出願番号）：特開平5-003318
出願日： 1991年06月26日
公開日（公表日）： 1993年01月08日
要約：
【要約】【目的】本発明は、薄膜トランジスタの構造とその製造方法に関し、工程数が少なく、歩留まりの高い、表示品位の高い信頼性の高い、動作速度が早く安定した動作の、ソース/ゲート間の絶縁破壊の少ない薄膜トランジスタとその製造方法を提供することを目的とする。【構成】透明基板上にゲート電極とゲートラインを含む層(2)と、ゲート絶縁膜と、半導体層(4、5)と、ソース/ドレイン電極と、チャンネル保護膜(9)と、チャンネル遮光層(13)とを積層した薄膜トランジスタにおいて、前記半導体層(4、5)上と前記基板上とに形成された前記ソース/ドレイン電極は前記基板上に形成された画素電極(6)と共通の材料で形成されており、前記チャンネル保護膜(9)は、前記半導体層のチャンネル部上と、前記ゲートラインと前記ソースラインとの交差部上とを覆っており、前記チャンネル遮光層(13)はソース電極に接続されたソースライン(12)と共通な導電性材料で形成され、前記遮光層が前記ゲートラインの前記チャンネル部とは離れた部分(30)で接続される。
請求項（抜粋）：
透明基板上にゲート電極とゲートラインを含む層と、ゲート絶縁膜と、半導体層と、ソース/ドレイン電極と、チャンネル保護膜と、チャンネル遮光層とを積層して薄膜トランジスタを製造する方法において、前記半導体層上と前記基板上とに前記ソース/ドレイン電極を形成する際に、ドレイン電極と一体の画素電極を同時に形成する工程を含み、前記チャンネル保護膜を形成する際に、前記半導体層のチャンネル部上と、前記ゲートラインと前記ソースラインとの交差部上とを前記チャンネル保護膜で覆う工程を含み、前記チャンネル遮光層を形成する際に、前記チャンネル遮光層を導電性材料で形成し、前記遮光層が前記ゲートラインの前記チャンネル部とは離れた部分で接続するように形成し、同時にソースラインが同一工程で形成される工程を含む薄膜トランジスタを製造する方法。
IPC (2件)：
H01L 29/784
, G02F 1/136 500
