スタティック型半導体記憶装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-201363
公開番号（公開出願番号）：特開平11-045949
出願日： 1997年07月28日
公開日（公表日）： 1999年02月16日
要約：

【要約】【課題】スタティック型半導体記憶装置のメモリセル領域の面積を縮小し、かつ配線構造を簡略化する。【解決手段】 SOI層にnMOSトランジスタQ1,Q2,Q5,Q6と、pMOSトランジスタQ2,Q4を形成する。トランジスタQ3,Q4とトランジスタQ1,Q2の一方の不純物拡散領域をそれぞれ連結する。ポリシリコン層2b1の長手方向の一端を一方向に延在させてトランジスタQ6の一方の不純物拡散領域と接続する。ポリシリコン層2b2の長手方向の一端を上記一方向とは反対の方向に延在させてトランジスタQ5の一方の不純物拡散領域と接続する。

請求項（抜粋）：

基板上に絶縁層を介在して形成された半導体層に形成されたスタティック型半導体記憶装置であって、第1導電型の1対の不純物拡散領域を有する第1のドライバトランジスタと第2導電型の1対の不純物拡散領域を有する第1の負荷トランジスタとを含む第1のインバータと、第1導電型の1対の不純物拡散領域を有する第2のドライバトランジスタと第2導電型の1対の不純物拡散領域を有する第2の負荷トランジスタとを含む第2のインバータと、第1導電型の1対の不純物拡散領域を各々が有する第1と第2のアクセストランジスタとを備え、前記第1のドライバトランジスタのゲートと前記第1の負荷トランジスタのゲートとが一体化されて第1ゲートを構成し、前記第2のドライバトランジスタのゲートと前記第2の負荷トランジスタのゲートとが一体化されて第2ゲートを構成し、前記第1ゲートの長手方向の一端は第1の方向に延在して前記第1のアクセストランジスタの一方の不純物拡散領域と接続され、前記第2ゲートの長手方向の一端は前記第1の方向とは反対の第2の方向に延在して前記第2のアクセストランジスタの一方の不純物拡散領域と接続され、前記第1のドライバトランジスタの一方の不純物拡散領域と前記第1の負荷トランジスタの一方の不純物拡散領域とを連結して一体化することにより前記第1のインバータの第1のドレイン電極が形成され、前記第2のドライバトランジスタの一方の不純物拡散領域と前記第2の負荷トランジスタの一方の不純物拡散領域とを連結して一体化することにより前記第2のインバータの第2のドレイン電極が形成される、スタティック型半導体記憶装置。

IPC (3件)：

H01L 21/8244 , H01L 27/11 , H01L 29/786

FI (2件)：

H01L 27/10 381 , H01L 29/78 613 B

引用特許：

審査官引用 (5件)

半導体集積回路装置
公報種別：公開公報出願番号：特願平6-231822 出願人：株式会社日立製作所
特開昭62-190751
特開平4-277624

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