特許
J-GLOBAL ID：200903097759989090
シングルエンドゼロレシーバ回路
発明者：
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-346437
公開番号（公開出願番号）：特開2000-174826
出願日： 1998年12月07日
公開日（公表日）： 2000年06月23日
要約：
【要約】【課題】 グリッジに起因する内部回路の誤動作をなくし、グリッジ対策回路を不要とする差動データのシングルエンドゼロレシーバを提供することである。【解決手段】 差動データ入力信号1,2を入力し、入力電圧がともに第1のしきい値電圧より低いか否かを検出する低しきい値検出回路3と、差動データ入力信号1,2を入力し、いずれか一方の入力電圧が、第2のしきい値電圧より高いか否かを検出する高しきい値検出回路4と、シングルエンドゼロ信号を出力するセット/リセットラッチ回路5を有して構成される。セット/リセットラッチ回路5は、差動データ入力信号1,2のレベルがともに前記第1のしきい値以下のときセットされ、差動データ入力信号1,2のいずれか一方のレベルが前記第2のしきい値以上のときリセットされる。
請求項（抜粋）：
第1及び第2の差動データ入力信号を入力し、入力電圧がともに第1のしきい値電圧より低いか否かを検出する低しきい値検出回路と、前記第1及び前記第2の差動データ入力信号を入力し、前記第1及び第2の差動データ入力信号の内のいずれか一方の入力電圧が、前記第1のしきい値電圧よりも高く設定されている第2のしきい値電圧より高いか否かを検出する高しきい値検出回路と、シングルエンドゼロ信号を出力するセット/リセットラッチ回路を有して構成され、前記セット/リセットラッチ回路は、前記両差動データ入力信号のレベルがともに前記第1のしきい値以下のときセットされ、前記両差動データ入力信号のいずれか一方のレベルが前記第2のしきい値以上のときリセットされることを特徴とするシングルエンドゼロレシーバ回路。
IPC (3件)：
H04L 25/03
, H03K 5/1252
, H04L 25/02
H04L 25/03 E
, H04L 25/02 V
, H03K 5/01 G
5J039BB10
, 5J039BB19
, 5J039KK10
, 5J039NN01
, 5K029AA01
, 5K029AA18
, 5K029DD23
, 5K029HH01
, 5K029HH08
, 5K029LL11
, 5K029LL14
