マイクロプロセッサ

発明者： ,
出願人/特許権者：
代理人 (1件)：原謙三 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-576346
公開番号（公開出願番号）：特表2002-527810
出願日： 1999年09月17日
公開日（公表日）： 2002年08月27日
要約：

【要約】修正されたハーバードアーキテクチャを組み入れるマイクロプロセッサ(10)は、2つのメモリーバンク(100)と(114)とを接続したものである。メインCPUもまた2つのプッシュダウンスタック(104,108)を含んでいる。スタックの一つが、算術論理演算装置(103)に直接接続されたトップ2アイテムを有する。加えて、ハードウェアは、トップ3スタック素子上に7つの演算を実行するためにある。マイクロプロセッサの命令長さは8ビットであり、ほとんどの命令は、一回のクロック周期で処理される。命令セットの独自の特徴は、256のうち128のバイトコードがユーザーによるプログラム処理が可能であることである。いくつかの規定命令は、“サブルーチンからのリターン”命令とともに“折り返される”ことが可能である。これは、Java(登録商標)仮想機械などの、さまざな種類の仮想機械を幅広く効率的に実行することを可能にする。また、マイクロプロセッサは、専用レジスタと、ダイナミック変数(112)や、32ビットの直接定数(109および110)を効率的に実行するための回路と、アプリケーションソフトウェアのダイナミックなアップグレードを可能にする専用コプロセッサへのインターフェイスと、ローカルエリアネットワークのインターフェイスとを含んでいる。

請求項（抜粋）：

中央処理装置と、固定され、あらかじめ定義された演算か、もしくはユーザが定義する演算かに対応する連続した命令をストアする命令メモリと、ストアされた各命令を順々に取り出す手段と、固定され、あらかじめ定義された演算か、もしくはユーザが定義する演算かに対応する命令かどうかを決定するために命令ごとに解析する手段とを含み、前者の手段は、実行のために中央処理装置へ命令を送るためであり、後者の手段は、命令に対応するサブルーチンを呼び出すためのものであるマイクロプロセッサシステム。

IPC (2件)：

G06F 9/30 310 , G06F 9/30 350

FI (2件)：

G06F 9/30 310 E , G06F 9/30 350 A

Fターム (7件)：

5B033AA09 , 5B033BA00 , 5B033BD01 , 5B033BD03 , 5B033BF00 , 5B033EA06 , 5B033EA09

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