特許
J-GLOBAL ID：200903097799605413
ジグザグスキヤン回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
伊藤 進
公報種別：公開公報
出願番号（国際出願番号）：特願平3-202890
公開番号（公開出願番号）：特開平5-048903
出願日： 1991年08月13日
公開日（公表日）： 1993年02月26日
要約：
【要約】【目的】ジグザグアドレスを発生する回路の規模を低減する。【構成】カウンタ17の出力のMSBと下位5ビットとは排他的論理和回路31に入力する。排他的論理和回路31はカウンタ出力を32から折り返して差分値作成回路32に与える。差分値作成回路32はジグザグアドレスの差分値を求める。この差分値はブロックスキャンアドレスの32から折り返しており、32個の差分値で8×8の全ブロックスキャンアドレスに対応する。ジグザグアドレスを指定するための出力ビット数は5ビットであり、結局、従来に比して5/12の回路規模で構成することができる。
請求項（抜粋）：
ブロックスキャンアドレスに基づいて所定のブロックデータを順次記憶するメモリと、前記ブロックスキャンアドレスを順次入力し前後のブロックスキャンアドレスに夫々対応するジグザグアドレス同士の差分値を作成する差分値作成回路と、前記連続した差分値の和を求めることによりジグザグアドレスを発生して前記メモリに記憶されたデータをジグザグ走査して出力させるアドレス発生手段とを具備したことを特徴とするジグザグスキャン回路。
IPC (4件)：
H04N 1/41
, G06F 15/66 330
, H04N 7/133
, H03M 7/00
