特許

J-GLOBAL ID：200903097827393001

半導体装置およびその製造方法

発明者： 佐藤 新治
出願人/特許権者： 株式会社リコー
代理人 (1件)： 植本 雅治
公報種別：公開公報
出願番号（国際出願番号）：特願平8-118318
公開番号（公開出願番号）：特開平9-289211
出願日： 1996年04月15日
公開日（公表日）： 1997年11月04日
要約：

【要約】【課題】 銅表面の酸化を防止し、さらに絶縁膜への銅の拡散および銅への不純物の拡散を防止し、低抵抗で信頼性の高い銅配線を有する半導体装置およびその製造方法を提供する。【解決手段】 半導体基板1上に絶縁膜2,第1の高融点金属膜3,4,銅膜5,第2の高融点金属膜8を順次に形成する工程と、第2の高融点金属膜8上にフォトレジスト6を塗布する工程と、露光により配線パターンをフォトレジスト6に形成し、該フォトレジスト6をマスクにして、第1,第2の高融点金属膜3,4,8および銅膜5をエッチングして配線層を形成する工程と、配線層の側壁に不純物9を注入する工程と、配線層の側壁に不純物9を注入した後、フォトレジスト6を除去する工程と、フォトレジスト6を除去した後、配線層を覆って保護膜7を形成する工程とを有している。

請求項（抜粋）：

半導体基板上に配線を形成する半導体装置の製造方法において、半導体基板上に絶縁膜,第1の高融点金属膜,銅膜,第2の高融点金属膜を順次に形成する工程と、前記第2の高融点金属膜上にフォトレジストを塗布する工程と、露光により配線パターンをフォトレジストに形成し、該フォトレジストをマスクにして、前記第1,第2の高融点金属膜および銅膜をエッチングして配線層を形成する工程と、前記配線層の側壁に不純物を注入する工程と、配線層の側壁に不純物を注入した後、フォトレジストを除去する工程と、フォトレジストを除去した後、前記配線層を覆って保護膜を形成する工程とを有していることを特徴とする半導体装置の製造方法。